一种数字存内计算阵列装置制造方法及图纸

本发明专利技术涉及一种数字存内计算阵列装置，包括256行

【技术实现步骤摘要】
一种数字存内计算阵列装置


[0001]本专利技术涉及存内计算
，特别是涉及一种数字存内计算阵列装置。

技术介绍

[0002]深度卷积神经网络（DCNNs）继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，存内计算（CIM）对DCNN加速越来越有吸引力。
[0003]现在的存算阵列基本都基于模拟域的计算方式，计算操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。模拟域计算容易受环境的影响，比如温度和噪声。

技术实现思路

[0004]本专利技术的目的是提供一种数字存内计算阵列装置，实现用数字方法进行乘累加，提高了计算精度。
[0005]为实现上述目的，本专利技术提供了如下方案：一种数字存内计算阵列装置，包括行译码及输入驱动模块、写权重的位线控制及计算的列控制模块、256行
×
64列存内计算模块，各存内计算模块包括位单元、管T7、管T8和同或门，管T7和管T8构成传输门，所述位单元为SRAM存储单元；所述写权重的位线控制及计算的列控制模块用于为各列提供控制信号RE和控制信号REN；所述行译码及输入驱动模块用于为各行提供输入信号；所述位单元的权重存储点Q与传输门的输入端连接，传输门的输出端与所述同或门的第一输入端连接，所述同或门的第二输入端连接所述输入信号，所述同或门的输出作为位单元的输出，管T7的栅极连接控制信号RE，管T8的栅极连接控制信号REN；各位单元输入的输入信号与权重存储点Q通过同或门进行同或操作；每次对一列位单元进行计算，256个位单元的1bit输出通过累加后输出一个9bit的乘累加结果。
[0006]可选地，所述位单元为6T SRAM存储单元。
[0007]可选地，所述256个位单元的1bit输出通过8级加法器树累加后输出一个9bit的乘累加结果。
[0008]可选地，所述写权重的位线控制及计算的列控制模块还用于控制各列位单元提供位线和位线反。
[0009]可选地，所述行译码及输入驱动模块还用于控制各行位单元的字线。
[0010]可选地，管T7为NMOS管，管T8为PMOS管。
[0011]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
本专利技术一种数字存内计算阵列装置，各位单元中管T7和管T8构成传输门，通过输入信号与权重值进行同或，实现数字方法进行乘累加不会造成计算精度的损失。
附图说明
[0012]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本专利技术一种数字存内计算阵列装置结构示意图；图2为本专利技术位单元结构示意图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]本专利技术的目的是提供一种数字存内计算阵列装置，实现用数字方法进行乘累加，提高了计算精度。
[0016]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0017]图1为本专利技术一种数字存内计算阵列装置结构示意图，如图1所示，一种数字存内计算阵列装置，包括行译码及输入驱动模块
③
、写权重的位线控制及计算的列控制模块
②
、256行
×
64列存内计算模块
①
，各存内计算模块包括位单元、管T7、管T8和同或门，管T7和管T8构成传输门，所述位单元为SRAM存储单元。
[0018]所述写权重的位线控制及计算的列控制模块用于为各列提供控制信号RE和控制信号REN；所述行译码及输入驱动模块用于为各行提供输入信号。
[0019]如图2所示，所述位单元的权重存储点Q与传输门的输入端连接，传输门的输出端与所述同或门的第一输入端连接，所述同或门的第二输入端连接所述输入信号，所述同或门的输出作为位单元的输出，管T7的栅极连接控制信号RE，管T8的栅极连接控制信号REN。
[0020]各位单元输入的输入信号与权重存储点Q通过同或门进行同或操作。
[0021]每次对一列位单元进行计算，256个位单元的1bit输出通过累加后输出一个9bit的乘累加结果。
[0022]所述位单元为6T SRAM存储单元。
[0023]所述256个位单元的1bit输出通过8级加法器树
④
累加后输出一个9bit的乘累加结果。
[0024]所述写权重的位线控制及计算的列控制模块还用于控制各列位单元提供位线BL和位线反BLB。
[0025]所述行译码及输入驱动模块还用于控制各行位单元的字线。
[0026]管T7为NMOS管，管T8为PMOS管。
[0027]下面详细说明本专利技术一种数字存内计算阵列装置，256行
×
64列存内计算模块
①
中位单元用于权重存储。写权重的位线控制及计算的列控制模块
②
对位线BL(i)和位线反BLB(i)进行控制实现权重写入，模块
②
还对列选控制信号RE(i)和控制信号REN(i)进行作用选中第i列进行计算。行译码及输入驱动模块
③
包括行译码功能和输入驱动功能，行译码时对存储阵列字线WL(i)进行作用，驱动输入时对输入信号IN(i)进行作用；输入IN与权重Q进行同或操作生成1bit的计算结果，256个1bit的数连接到模块
④
（8级加法器树）输出一个9bit的结果。
[0028]本专利技术阵列装置在两种模式下工作：1、将权重写入存储器单元的存值模式；2、实现二进制乘累加操作的计算模式。
[0029]在存值模式中，对于正常的数据写操作，本专利技术位单元的读/写操作与常规6T SRAM单元的写操作相同。存储单元的行译码模块对要存数据的行地址信号进行译码，选定阵列的某一行WL(i)；列译码模块对要存数据的列地址信号进行译码，选定阵列某一列BL(i)和BLB(i)，实现存储阵列中所存数据的写操作。
[0030]在计算模式下，权值存储在存储单元中，256行输入数据IN(0)~IN(255)被同时激活输入到阵列。当输入数据为1时IN(i)为高电平，输入数据为0时IN(i)为低本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字存内计算阵列装置，其特征在于，包括行译码及输入驱动模块、写权重的位线控制及计算的列控制模块、256行
×
64列存内计算模块，各存内计算模块包括位单元、管T7、管T8和同或门，管T7和管T8构成传输门，所述位单元为SRAM存储单元；所述写权重的位线控制及计算的列控制模块用于为各列提供控制信号RE和控制信号REN；所述行译码及输入驱动模块用于为各行提供输入信号；所述位单元的权重存储点Q与传输门的输入端连接，传输门的输出端与所述同或门的第一输入端连接，所述同或门的第二输入端连接所述输入信号，所述同或门的输出作为位单元的输出，管T7的栅极连接控制信号RE，管T8的栅极连接控制信号REN；各位单元输入的输入信号与权重存储点Q通过同或门进行同或操作；...

【专利技术属性】
技术研发人员：乔树山，黄茂森，尚德龙，周玉梅，
申请(专利权)人：中科院微电子研究所南京智能技术研究院，
类型：发明
国别省市：