半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构的制备方法，包括以下步骤：提供介电层；于介电层内形成互连通孔及低介电常数材料层，互连通孔包括第一通孔部及第二通孔部；第二通孔部位于第一通孔部的下方，且与第一通孔部相连通；低介电常数材料层至少位于第一通孔部的侧壁；于互连通孔内形成导线层，导线层包括第一导线部及第二导线部；第二导线部填充于第二通孔部内，第一导线部填充于第一通孔部内，且与第二导线部一体连接。使得相邻两导线层之间的寄生电容减小，工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。寿命。寿命。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本专利技术涉及半导体
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着半导体器件尺寸的缩小，业界已普遍使用金属铜来替代金属铝作为互连线材料。但是由于铜的干刻比较困难，因此实践中采用大马士革工艺形成铜互连结构，即现在介电层内刻蚀沟槽，然后再填充铜金属形成铜互连结构。
[0003]然而，随着器件尺寸的不断减小，由双大马士革工艺形成的铜线的间距很小，由双大马士革工艺形成的铜线之间间距极小，因此相邻的铜线之间会产生较大的寄生电容，造成电阻电容延迟(RC delay)，这严重影响了器件的可靠性及使用寿命。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种半导体结构及其制备方法。
[0005]一种半导体结构的制备方法，包括以下步骤：
[0006]提供介电层；
[0007]于所述介电层内形成互连通孔及低介电常数材料层，所述互连通孔包括第一通孔部及第二通孔部；所述第二通孔部位于所述第一通孔部的下方，且与所述第一通孔部相连通；所述低介电常数材料层至少位于所述第一通孔部的侧壁；
[0008]于所述互连通孔内形成导线层，所述导线层包括第一导线部及第二导线部；所述第二导线部填充于所述第二通孔部内，所述第一导线部填充于所述第一通孔部内，且与所述第二导线部一体连接。
[0009]通过上述技术方案，使得相邻两导线层之间的寄生电容减小，工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。
[0010]在其中一个实施例中，所述低介电常数材料层还位于所述第二通孔部的侧壁；于所述介电层内形成互连通孔及低介电常数材料层包括：
[0011]于所述介电层内形成所述互连通孔；
[0012]于所述第一通孔部的侧壁、所述第一通孔部的底部、所述第二通孔部的侧壁及所述第二通孔部的底部形成低介电常数材料层；
[0013]去除位于所述第一通孔部底部及所述第二通孔部底部的所述低介电常数材料层。
[0014]在其中一个实施例中，于所述互连通孔内形成导线层之前还包括如下步骤：于所述低介电常数材料层的表面、所述第一通孔部的底部及所述第二通孔部的底部形成金属阻挡层。
[0015]在其中一个实施例中，于所述介电层内形成互连通孔及低介电常数材料层包括：
[0016]于所述介电层内形成所述第一通孔部；
[0017]至少于所述第一通孔部的侧壁及底部形成所述低介电常数材料层；
[0018]刻蚀位于所述第一通孔部底部的所述低介电常数材料层及位于所述第一通孔部底部的所述介电层以形成所述第二通孔部。
[0019]在其中一个实施例中，于所述互连通孔内形成导线层之前还包括：于所述低介电常数材料层的表面、所述第二通孔部的侧壁及底部形成金属阻挡层。
[0020]在其中一个实施例中，所述第一通孔部的宽度大于所述第二通孔部的宽度。
[0021]在其中一个实施例中，于所述互连通孔内形成所述导线层之后还包括：于所述介电层上形成覆盖保护层，所述覆盖保护层覆盖所述导线层的上表面及所述介电层的上表面。
[0022]在其中一个实施例中，提供的所述介电层内形成有下层导电结构、金属线层及保护层，所述金属线层位于所述下层导电结构上，且与所述下层导电结构电连接，所述保护层位于所述金属线层的上表面；所述互连通孔暴露出所述金属线层，所述导线层与所述金属线层电连接。
[0023]一种半导体结构，包括：
[0024]介电层；
[0025]导线层，位于所述介电层内，所述导线层包括第一导电部及第二导电部，所述第二导电部位于所述第一导电部的下方，且与所述第一导电部电连接；
[0026]低介电常数材料层，位于相邻所述第一导电部之间。
[0027]通过上述技术方案，使得相邻两导线层之间的寄生电容减小，半导体结构的制作工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。
[0028]在其中一个实施例中，所述低介电常数材料层还位于相邻所述第二导电部之间。
[0029]在其中一个实施例中，所述半导体结构还包括金属阻挡层，所述金属阻挡层位于所述导线层与所述低介电常数材料层之间及所述导线层与所述介电层之间。
[0030]在其中一个实施例中，所述第一导电部的宽度大于所述第二导电部的宽度。
[0031]在其中一个实施例中，所述半导体结构还包括覆盖保护层，所述覆盖保护层位于所述介电层上，且覆盖所述导线层的上表面及所述介电层的上表面。
[0032]在其中一个实施例中，所述介电层内形成有下层导电结构、金属线层及保护层，所述金属线层位于所述下层导电结构上，且与所述下层导电结构电连接，所述保护层位于所述金属线层的上表面；所述导线层与所述金属线层电连接。
附图说明
[0033]图1为本专利技术一个实施例展示半导体结构的制备方法流程图；
[0034]图2为本专利技术另一个实施例展示半导体结构的制备方法流程图；
[0035]图3为本专利技术的又一个实施例展示半导体结构的制备方法流程图；
[0036]图4为本专利技术的一个实施例展示介电层的截面结构示意图；
[0037]图5至图6为本专利技术的一个实施例中形成互连通孔的截面结构示意图；
[0038]图7至图8为本专利技术的一个实施例中形成低介电常数材料层的的截面结构示意图；
[0039]图9至图11为本专利技术的一个实施例中形成金属阻挡层和导线层的截面结构示意图；
[0040]图12为本专利技术的一个实施例中形成覆盖保护层后的截面结构示意图；其中，图12为本专利技术一个实施例展示的半导体结构的截面结构示意图；
[0041]图13为本专利技术的另一个实施例形成第一通孔部后的截面结构示意图；
[0042]图14为本专利技术的另一个实施例形成低介电常数材料层后的截面结构示意图；
[0043]图15至图16为本专利技术的另一个实施例形成第二通孔部的截面结构示意图；
[0044]图17至图19为本专利技术的另一个实施例形成导线层和金属阻挡层的截面结构示意图；
[0045]图20为本专利技术的另一个实施例中形成覆盖保护层后的截面结构示意图；其中，图20为本专利技术的另一个实施例展示半导体结构的截面结构示意图。
[0046]附图标记：10、介电层；11、互连通孔；12、低介电常数材料层；13、第一通孔部；14、第二通孔部；15、导线层；16、第一导线部；17、第二导线部；18、下层导电结构；19、导电金属层；20、阻挡层；21、金属线层；22、保护层；23、金属阻挡层；24、覆盖保护层；25、掩膜层；26、碳层。
具体实施方式
[0047]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：提供介电层；于所述介电层内形成互连通孔及低介电常数材料层，所述互连通孔包括第一通孔部及第二通孔部；所述第二通孔部位于所述第一通孔部的下方，且与所述第一通孔部相连通；所述低介电常数材料层至少位于所述第一通孔部的侧壁；于所述互连通孔内形成导线层，所述导线层包括第一导线部及第二导线部；所述第二导线部填充于所述第二通孔部内，所述第一导线部填充于所述第一通孔部内，且与所述第二导线部一体连接。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述低介电常数材料层还位于所述第二通孔部的侧壁；于所述介电层内形成互连通孔及低介电常数材料层包括：于所述介电层内形成所述互连通孔；于所述第一通孔部的侧壁、所述第一通孔部的底部、所述第二通孔部的侧壁及所述第二通孔部的底部形成低介电常数材料层；去除位于所述第一通孔部底部及所述第二通孔部底部的所述低介电常数材料层。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，于所述互连通孔内形成导线层之前还包括如下步骤：于所述低介电常数材料层的表面、所述第一通孔部的底部及所述第二通孔部的底部形成金属阻挡层。4.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述介电层内形成互连通孔及低介电常数材料层包括：于所述介电层内形成所述第一通孔部；至少于所述第一通孔部的侧壁及底部形成所述低介电常数材料层；刻蚀位于所述第一通孔部底部的部分所述低介电常数材料层及位于部分低介电常数材料层下的所述介电层以形成所述第二通孔部。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，于所述互连通孔内形成导线层之前还包括：于所述低介电常数材料层的表面、所述第二通孔部的侧壁及底部形成金属阻挡层。6.根据权利要求1所述的半导体结构的制备方法，其特征在于，...

【专利技术属性】
技术研发人员：李佳龙，王蒙蒙，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：