公共嵌入式高性能微处理系统模块技术方案

一种由通信处理模块（１）、高速接插件（２）、电源模块（６）、调试接口（７）、主时钟（８）组成的公共嵌入式高性能微处理系统模块，其特征在于还有以太网处理模块（３）、串行接口电路（４）、存储器模块（５）、复位电路（９）、硬件初始化电路（１０）组成，其中通信处理模块（１）出入端１脚通过数据总线分别与高速接插件（２）出入１脚、硬件初始化电路（１０）出入端１脚、存储器模块（５）出入端１脚并接，出端２、４、６脚分别通过地址总线、存储器字节选择总线和时序控制总线与高速接插件（２）入端２、４、６脚、存储器模块（５）入端２、３、４脚并接，出端４６通过时钟线与高速接插件（２）入端２３脚、存储器模块（５）入端５脚并接，入端５脚通过中断总线、出端３脚通过控制总线、出端２１脚通过片选总线分别与高速接插件（２）出端５脚、入端３脚、１３脚连接，入端８、１０、２４、２６脚及出端７、９、２３、２５脚分别与高速接插件（２）出端１６、１８、２０、２２脚及入端１５、１７、１９、２１脚连接，出入端１３至１７、２０、２２脚分别通过数据总线与高速接插件（２）出入端７至１２、１４脚连接，入端１８、１９脚分别与硬件初始化电路（１０）出端２、３脚连接，出端２９至３３脚及入端２７、２８脚分别与以太网处理模块（３）入端３至７脚及出端１、２脚连接，入端３４至３６脚、出端３７脚及出入端４９、５０脚分别与调试接口（７）出端１至３脚、入端４脚及出入端５、６脚连接，入端３８、３９、４０脚分别串接电阻Ｒ↓［１］、Ｒ↓［２］、Ｒ↓［３］后与地端连接，入端４１脚与电容Ｃ↓［１］、Ｃ↓［２］、Ｃ↓［３］一端并接、再串接电感Ｌ↓［１］后与电源模块（６）出端＋Ｖ电压端连接，入端４２脚与电容Ｃ↓［３］另一端连接，入端４３脚与电容Ｃ↓［１］、Ｃ↓［２］另一端并接，入端４４脚串接电阻Ｒ↓［４］后与主时钟（８）出端３脚连接，入端４７脚与复位电路（９）出端１脚连接，入端１１脚及出端１２脚分别与串行接口电路（４）出端１脚及入端２脚连接，主时钟（８）入端１脚与电源模块（６）出端＋Ｖ电压端连接、入端２脚接地端，电源模块（６）出端＋Ｖ电压端与各部件电源入端连接。（*该技术在2011年保护过期，可自由使用*）

【技术实现步骤摘要】
公共嵌入式高性能微处理系统模块
本技术涉及通信领域中的一种嵌入式微处理系统模块，特别适用于作为通信网络设备中的中心处理单元或接口处理单元等。
技术介绍
目前在通信网络设备的研制过程中，其中心控制单元及接口处理单元大都选用微处理系统加以实现，因此通信及网络设备的功能和性能都依赖于选用的微处理系统来实现。很多通信网络设备的一些相关单元都是各自选用不同的微处理器，即使选用相同的处理器系统，也存在着各自独立重复开发的现象。由于微处理器系统开发所用的周期长，投入人力多，耗费资金多，使通信网络设备的开发造成不必要的浪费。
技术实现思路
本技术所要解决的技术问题就是提供一种具有通用性能和扩展性能的公共嵌入式微处理系统模块，且本技术还具有集成度高、体积小、通用性和扩展性好、价格低廉、维修方便、便于研制开发应用等特点。本技术所要解决的技术问题由下列技术方案实现：本技术由通信处理模块1、高速接插件2、以太网处理模块3、串行接口电路4、存储器模块5、电源模块6、调试接口7、主时钟8、复位电路9、硬件初始化电路10组成。其中通信处理模块1出入端1脚分别通过数据总线与高速接插件2出入1脚、硬件初始化电路10出入端1脚、存储器模块5出入端1脚并接，出端2、4、6脚分别通过地址总线、存储器字节选择总线和时序控制总线与高速接插件2入端2、4、6脚、存储器模块5入端2、3、4脚并接，出端46通过时钟线与高速接插件2入端23脚、存储器模块5入端5脚并接，入端5脚通过中断总线、出瑞3脚通过控制总线、出端21脚通过片选总线分别与高速接插件2出端5脚、入端3脚、13脚连接，入端8、10、24、26脚及出端7、9、23、25脚分别与高速接插件2出端16、18、20、22脚及入端15、17、19、21脚连接，出入端13-->至17、20、22脚分别通过数据总线与高速接插件2出入端7至12、14脚连接，入端18、19脚分别与硬件初始化电路10出端2、3脚连接，出端29至33脚及入端27、28脚分别与以太网处理模块3入端3至7脚及出端1、2脚连接，入端34至36脚、出端37脚及出入端49、50脚分别与调试接口7出端1至3脚、入端4脚及出入端5、6脚连接，入端38、39、40脚分别串接电阻R1、R2、R3后与地端连接，入端41脚与电容C1、C2、C3一端并接、再串接电感L1后与电源模块6出端+V电压端连接，入端42脚与电容C3另一端连接，入端43脚与电容C1、C2另一端并接，入端44脚串接电阻R4后与主时钟8出端3脚连接，入端47脚与复位电路9出端1脚连接，入端11脚及出端12脚分别与串行接口电路4出端1脚及入端2脚连接，主时钟8入端1脚与电源模块6出端+V电压端连接、入端2脚接地端，电源模块6出端+V电压端与各部件电源入端连接。本技术的目的还可以通过以下技术措施达到：本技术以太网自理模块3由以太网物理层处理器12、网络时钟13、变压器14组成，其中以太网物理层处理器12出端1、2脚及入端3至7脚分别与通信处理模块1入端27、28脚及出端29至33脚连接，入端8、9、10脚与硬件初始化电路10出端4、5、6脚连接，入端11、12脚并接地端，入端13脚与电源模块6出端+V电压端连接，入端14、15脚分别串接发光二极管LL1、LL2及电阻R5、R8后与电源模块6出端+V电压端连接，入端16脚串接电阻R6后接地端，入端17脚串接电阻R7后与网络时钟13出端1脚连接，出端18、19脚分别串接电阻R9、R10后与变压器14入端1、2脚连接，入端20、21脚之间并接电阻R11后分别与变压器14出端3、4脚连接，网络时钟13入端2脚接地端、入端3脚与电源模块6出端+V电压端连接，变压器14入端5、6脚、出端7、8脚分别外接接口A、B、C、D端口连接。本技术串行接口电路4由串行处理器15构成，其中串行处理器15入端1脚串接电容C6后与入端2脚连接，入端3、6脚并接后再串接电容C4后与电源模块6出端+V电压端连接，入端4、7脚及出端5脚分别与通信处理模块1出端11、48脚及入端12脚连接，入端8脚串接电容C7后与入端9脚连接，入端12脚串接电容C5与地端连接，出端10脚及入端11脚分别与外接接口E、F端口连接。-->本技术硬件初始化电路10由总线隔离器16、快闪存储器19构成，其中总线隔离器16出入端1脚通过数据总线与通信处理模块1出入端1脚连接，入端2脚与电阻排RP1入端1脚及并行开关SW1入端1脚并接；通信处理模块1入端18脚与电阻排RP1入端6脚及并行开关SW1入端6脚并接，入端19脚与电阻排RP1入端7脚及并行开关SW1入端7脚并接，入端21脚与电阻排RP1入端24脚连接；以太网物理层处理器12入端8、9、10脚分别与电阻排RP1入端3、4、5脚及并行开关SW1入端3、4、5脚并接；快闪存储器19入端5、6脚分别与电阻排RP1入端2、8脚及并行开关SW1入端2、8脚并接；电阻排RP1入端17至24脚与电源模块6出端+V电压端连接，并行开关SW1入端17至23脚与地端并接，总线隔离器16入端3至10脚分别与电阻排RP2入端1至8脚及并行开关SW2入端1至8脚并接，电阻排RP2入端17至24脚分别与电源模块6出端+V电压端并接，并行开关SW2入端17至24脚与地端并接。本技术复位电路9由复位集成芯片17构成，其中复位集成芯片17入端1脚分别与电阻R12一端、电容C10一端及复位开关K1一端并接，电阻R12另一端与电源模块6出端+V电压端并接，电容C10另一端及复位开关K1另一端并接地端，复位集成芯片17入端2、3脚接地端，复位集成芯片17出端4脚与电阻R13一端及通信处理模块1入端47脚并接，电阻R13另一端与电容C8、C9一端并接后与电源模块(6)出端+V电压端并接，电容C8、C9另一端与地端连接。本技术存储器模块5由同步动态随机存储器18、快闪存储器19、总线驱动器20、时钟驱动器21构成，其中同步动态随机存储器18出入端1脚通过数据总线与总线驱动器20出入端3脚及快闪存储器19出入端1脚并接，入端2、5、6脚通过数据总线与总线驱动器20出端4脚及快闪存储器19入端2脚并接，入端3、4脚分别通过数据总线与通信处理模块1出端4、6脚及快闪存储器19入端3、4脚并接，入端7脚与通信处理模块1出端21脚连接，总线驱动器20出入端1脚、入端2脚分别通过数据总线与通信处理模块1出入端1脚、出端2脚连接，通信处理模块1出端46脚串接时钟驱动器21后与同步动态随机存储器18入端8脚连接，硬件初始化电路10出端11、12脚与快闪存储器19入端5、6脚连接，同步动态随机存储器18、快闪存储器19、总线驱动器20、时钟驱动器21各入端9-->脚与电源模块6出端+V电压端连接、各入端10脚与地端连接。本技术相比
技术介绍
有如下优点：1.本技术由于采用通信处理模块1，以及高速接插件2、以太网处理模块3、串行接口电路4等电路，可以实现以太网协议的收发与处理，使设备具有良好通用性和扩展性，能采用目前最先进的实时多任务操作系统的板级支持包及其它低层程序，便于制作成嵌入式微处理系统模块，加快新设备的研制周期。2.本技术所有器件均本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种由通信处理模块(1)、高速接插件(2)、电源模块(6)、调试接口(7)、主时钟(8)组成的公共嵌入式高性能微处理系统模块，其特征在于还有以太网处理模块(3)、串行接口电路(4)、存储器模块(5)、复位电路(9)、硬件初始化电路(10)组成，其中通信处理模块(1)出入端1脚通过数据总线分别与高速接插件(2)出入1脚、硬件初始化电路(10)出入端1脚、存储器模块(5)出入端1脚并接，出端2、4、6脚分别通过地址总线、存储器字节选择总线和时序控制总线与高速接插件(2)入端2、4、6脚、存储器模块(5)入端2、3、4脚并接，出端46通过时钟线与高速接插件(2)入端23脚、存储器模块(5)入端5脚并接，入端5脚通过中断总线、出端3脚通过控制总线、出端21脚通过片选总线分别与高速接插件(2)出端5脚、入端3脚、13脚连接，入端8、10、24、26脚及出端7、9、23、25脚分别与高速接插件(2)出端16、18、20、22脚及入端15、17、19、21脚连接，出入端13至17、20、22脚分别通过数据总线与高速接插件(2)出入端7至12、14脚连接，入端18、19脚分别与硬件初始化电路(10)出端2、3脚连接，出端29至33脚及入端27、28脚分别与以太网处理模块(3)入端3至7脚及出端1、2脚连接，入端34至36脚、出端37脚及出入端49、50脚分别与调试接口(7)出端1至3脚、入端4脚及出入端5、6脚连接，入端38、39、40脚分别串接电阻R1、R2、R3后与地端连接，入端41脚与电容C1、C2、C3一端并接、再串接电感L1后与电源模块(6)出端+V电压端连接，入端42脚与电容C3另一端连接，入端43脚与电容C1、C2另一端并接，入端44脚串接电阻R4后与主时钟(8)出端3脚连接，入端47脚与复位电路(9)出端1脚连接，入端11脚及出端12脚分别与串行接口电路(4)出端1脚及入端2脚连接，主时钟(8)入端1脚与电源模块(6)出端+V电压端连接、入端2脚接地端，电源模块(6)出端+V电压端与各部件电源入端连接。2.根据权利要求书1所述的公共嵌入式高性能微处理系统模块，其特征在于以太网处理模块(3)由以太网物理层处理器(12)、网络时钟(13)、变压器(14)组成，其中以太网物理层处理器(12)出端1、2脚及入端3至7脚分别与通信处理模块(1)入端27、28脚及出端29至33脚连接，入端8、9、10脚与硬件初始化电路(10)出端4、5、6脚连接，入端11、12脚并接地端，入端13脚与电源模块(6)出端+V电压端连接，入端14、15脚分别串接发光二极管LL1、LL2及电阻R5、R8后与电源模块(6)出端+V电压端连接，入端16脚串接电阻R6后接地端，入端17脚串接电阻R7后与网络时钟(13)出端1脚连接，出端18、19脚分别串接电阻R9、R10后与变压器(14)入端1、2脚连接，入端20、21脚之间并接电阻R11后分别与变压器(14)出端3、4脚连接，网络时钟(13)入端2脚接地端、入端3脚与电源模块(6)出端+V电压端连接，变压器(14)入端5、6脚、出端7、8脚分别外接接口A、B、C、D端口连接。3.根据权利要求1或2所述的公共嵌入式高性能微处理系统模块，其特征在于串行接口电路(4)由串行处理器(15)构成，其中...

【专利技术属性】
技术研发人员：李吉良，周三友，陈剑波，范淑艳，刘素桃，赵志远，王俊芳，
申请(专利权)人：信息产业部电子第五十四研究所，
类型：实用新型
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