数据交换存储器制造技术

数据交换存储器是由两个双端口存储体和一个控制电路组成，两个双端口存储体的数据线、地址线、控制线相并联，存储体内各有一存储芯片ＩＣ１１、ＩＣ１２，控制电路控制两个端口，使两个不同端口侧的处理器即可随时，又可同时各自访问其中一个存储器，进行多个处理器之间的数据交换，互不干扰，同时能很方便的控制和识别存储器内的数据交换。（*该技术在2001年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是数据交换的一种专用存储器，用于多个处理器之间的数据交换。目前为了提高系统处理能力(处理器之间的数据交换)，大多采用多处理器的系统，而这种系统中处理器之间的数据交换是关键。若采用同步串行数据交换，虽可获得较高的速度，但设备复杂，控制麻烦；采用并行数据交换，例如双端口存储器，数据总线A和数据总线B，分别接到不同的处理器上，对双端口存储器进行访问，速度快，操作控制也简单，达到数据交换的目的，它虽然能完成处理器之间的并行数据交换，但缺点不允许两个处理器同时对它进行读写操作，否则出现总线错误，为了克服此缺点，存储器设置两条状态指示线，当一个处理器正在对存储器进行读写操作时，给一个处理器的指示端口送出一个忙信号，指示处理器暂停对存储器进行访问。这样虽可避免总线上的错误，但限制了外部处理器的操作，使之不能随时对存储器进行访问；另外两个处理器在通过该存储器进行数据交换时，彼此都要随时注意对方是否已经对自己所要访问的存储器内的地址单元进行过读写操作，以防止数据的复盖和丢失，这就必须在存储器中划分许多区段，使用大量的标记和约定，比如有的单元只许读，不许写，而有的单元又只许写而不许读等等。这样就大大降低了存储器的利用率，给软件编写也加大了工作量。现研制的数据交换存储器，其目的克服上面提出的技术问题，解决多个处理器之间的数据交换，使得处于两个不同端口侧的处理器，可随时、同时访问该数据交换存储器，互不干扰，能够方便的控制和识别存储器内的数据交换。数据交换存储器是由两片静态存储器芯片IC11、IC21；八片三态缓冲器IC12、IC13、IC16、IC17、IC22、IC23、IC26、IC27；四片双向三态总线缓冲器IC14、IC15、IC24、IC25；四片或门IC18、IC19、IC28、IC29和一个双稳态触发器IC1组成。IC11－IC19组成双端口存储体Ⅰ，IC21－IC29组成双端口存储体Ⅱ，双端口存储体Ⅰ的数据总线＊D0～＊D7，＃D0～＃D7；地址总线＊A0～＊A10，＃A0～＃A10；控制总线＊CE、＊OE、＊W、＃CE、＃OE、＃W和双端存储体Ⅱ的数据总线＊D0～＊D7；＃D0～＃D7；地址总线＊A0～＊A10、＃A0～＃A10、控制总线＊CE、＊OE、＊W、＃CE、＃OE、＃W相并联。三态总线缓冲器的数据线并联和存储器芯片IC11的数据线相连，三态缓冲器IC12、IC13的地址线并联和存储器芯片IC11的地址线相连，同样三态总线缓冲器IC24、IC25的数据线并联和存储器芯片IC21的数据线相连，三态缓冲器IC22、IC23的地址线并联和存储芯器片IC21的地址线相连。控制电路IC1的两个输出端Q控制IC12、IC16、IC19和IC27、IC28、IC23；Q端控制IC13、IC17、IC18和IC29、IC26、IC22，当CTR输入控制信号，端口Q、Q电压变化，控制双端口存储体Ⅰ、Ⅱ的两组总线，使外部两个处理器各自访问其中的一个存储体，先读后写，进行数据交换。实现了两个不同端口侧的处理器，即可随时，又可同时访问该数据交换存储存器，互不干扰，并且可以很方便的控制和识别数据交换存储器内的数据交换。通过以下附图所示的实施例进一步描述和说明附图说明图1数据交换存储器引脚图。图2数据交换存储器方框图。图3(A、B)数据交换存储器原理图。图1为数据交换存储器引脚图，共有48脚，容量为2×2KB，D0－D7为数据总线，A0－A10为地址总线，CE、OE、W为控制总线，CTR为控制信号输入端，当输入控制脉冲时，可以完成内部存储体中的数据交换。SOT为状态输出端口，指示数据交换存储器的状态。在引脚标号有“*”和“＃”符号的各为一组总线端口，它们分别与两个处理器的总线相连接。图2为数据交换存储器方框图由两个双端口存储体和一个控制电路组成，两个双端口存储体的数据总线＊D0～＊D7、＃D0～＃D7，地址总线＊A0～＊A10、＃A0～＃A10，控制总线＊CE、＊OE、＊W、＃CE、＃OE、＃W互相并联，控制电路IC1的输出端控制两个双端口存储体，实现两个不同端口侧处理器随时，同时访问该数据交换存储器，进行数据交换。图3(A、B)为数据交换存储器原理图，图3A的a、b和图3B的a′b′相连接。IC11－IC19、IC21－IC29分别组成两个双端口存储体，IC11为静态存储器芯片，容量2KB，D0－D7为数据总线端口，A0－A10为地址总线端口，CE、OE、W为控制线端口，当CE、OE输入为低电平，W为高电平，地址总线A0－A10上的内容所确定的存储单元的数据，在数据总线上输出。当OE输入为高电平，CE、W为低电平，数据总线D0－D7上的数据将写入前地址总线内容所确定的存储单元中。当CE输入为高电平，存储器无任何操作，处于闲置状态。IC12、IC13为三态缓冲器，它们的输入端分别于两组外部地址总线＊A0～＊A10、＃A0～＃A10相连接，它的输出并联接至存储器IC11的地址总线A0－A10上，IC12、IC13允许输出端由控制电路IC1的Q、Q端控制，在同一个时间内，IC12和IC13只能有一个有输出，而另一个处于封锁状态。外部两组地址总线＊A0～＊A10、＃A0～＃A10只有一组对存储器IC11起作用，而另一组总线对IC11不起作用。IC14、IC15为双向三态总线缓冲器，其输入端分别与两组外部的数据线＊D0～＊D7、＃D0～＃D7相连接，输出端并联接至IC11的数据线D0－D7上。IC14、IC15的方向端口与IC11的控制端口OE连接，它控制数据的输出和输入。IC14、IC15的允许控制端口，由输入的CE信号和控制电路IC1送来的信号经过或门IC19、IC18电路后，共同控制，所以在同一时间内，IC14、IC15只有一个能进行工作，而另一个处于封锁状态。也就是使外部来的两组数据总线有一组能够于存储器IC11的数据线相连，另一组被封锁。IC16、IC17为三态缓冲器，它的输入端与外部的两组控制总线相连，输出端并联接至存储器IC11的CE、OE、W端口上，它受控制电路IC1的Q、Q端信号控制。当Q端输出一控制信号时，外部输入控制信号＊CE、＊OE、＊W通过IC16送到IC11和IC14、IC15而IC17这时被封锁，反之IC17工作，IC16则被封锁。即在同一时间内，只能有一组外部的控制总线起作用。IC18、IC19为或门，将外部送来的选片信号＊CE和＃CE与控制电路IC11送出的控制信号进行逻辑运算后，输出到IC16和IC17，它既起到与外部处理器总线操作相配合，又能控制IC16和IC17在同一时刻只有一个处于工作状态，另一个处于封锁状态。在双端口存储体Ⅱ中，IC22、IC23为三态缓冲器；IC24、IC25为双向三态总线缓冲器；IC26、IC27为三态缓冲器；IC28、IC29为或门，它们的控制原理和IC11～IC19组成的双端口存储体Ⅰ的结构和控制原理是一样的，只是由控制电路Q、Q端出来的两条控制线的接法正好相反，Q端出的信号控制IC27和IC28，Q端出的信号控制IC26和IC29。IC1为触发器，构成一控制电路，CTR为控制信号输入端，Q和Q为两个反相输出端，分别接至IC12、IC本文档来自技高网...

【技术保护点】
一种数据交换存储器，它由二片静态存储器芯片ＩＣ１１、ＩＣ２１；八片三态缓冲器ＩＣ１２、ＩＣ１３、ＩＣ１６、ＩＣ１７、ＩＣ２２、ＩＣ２３、ＩＩＩＣ２６、ＩＣ２７；四片双向三态总线缓冲器ＩＣ１４、ＩＣ１５、ＩＣ２４、ＩＣ２５；四片或门ＩＣ１８、ＩＣ１９、ＩＣ２８、ＩＣ２９和一个双稳态触发器ＩＣ１组成，其特征在于ＩＣ１１～ＩＣ１９、ＩＣ２１～ＩＣ２９组成两个双端口存储体，两个双端口存储体的数据线↑［＊］Ｄ↓［０］～↑［＊］Ｄ↓［７］、↑［＃］Ｄ↓［０］～↑［＃］Ｄ↓［７］；地址线↑［＊］Ａ↓［０］～↑［＊］Ａ↓［１０］、↑［＃］Ａ↓［０］～↑［＃］Ａ↓［１０］；控制线↑［＊］ＣＥ、↑［＊］ＯＥ、↑［＊］Ｗ、↑［＃］ＣＥ、↑［＃］ＯＥ、↑［＃］Ｗ互相并联，ＩＣ１４、ＩＣ１５的数据线相并联和ＩＣ１１的数据线相连；ＩＣ１２、ＩＣ１３的地址线相并联和ＩＣ１１的地址线相连，同样ＩＣ２４、ＩＣ２５的数据线相并联和ＩＣ２１的数据线相连；ＩＣ２２、ＩＣ２３的地址线相并联和ＩＣ２１的地址线相连，两个存储体受控制电路ＩＣ１的输出端控制。

【技术特征摘要】

【专利技术属性】
技术研发人员：李小明，唐，董淑慧，
申请(专利权)人：北京达明信息技术公司，
类型：实用新型
国别省市：11[中国|北京]