微编程中央处理子系统，通过识别和响应陷阱条件中断，执行微指令序列，用于对微指令序列重新排的装置和方法，包括一个微指令地址贮仓．与每个地址相关联有一个标记字段．当从译码器中选出一个微指令地址时，逻辑信号位被确定在标记字段位置．当完成陷阱例行程序执行陷阱返回微指令，并且贮仓中第一个标记位是确定时，装置就产生译码器下一信号，这个信号是由陷阱返回微指令产生的，不使用存贮在贮仓中的微指令地址．如果贮仓中的第一个存贮单元没有确定的标记位，则对贮仓的内容重新排队以便恢复原始的微程序序列．（*该技术在2007年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术总的来说涉及数据处理系统，特别是涉及用于实现流水线和微编程数据处理系统的装置和方法。该装置和方法使当前执行的微指令序列中断并去执行一个具有较高优先权的程序，然后，返回到该中断时正在执行的程序序列。参看图1，图中示出了一种典型的数据处理系统。数据处理系统包括至少一个中央处理机或子系统10(或11)、至少一个输入/输出装置或子系统13(或14)、主存贮器或子系统15和用于连接多个装置或子系统的系统总线19。根据存贮在软件或固件中的程序指令序列，中央处理机处理成徂的逻辑信号。逻辑信号组一般存贮在存贮器中，程序本身通常也存贮在存贮器中。输入/输出装置在该数据处理系统和需要连接到该数据处理系统的终端设备、大容量存贮器、通讯设备以及其它装置之间提供接口。为了使数据处理系统初始化、控制测试和诊断程序並在该系统运行之后用作一个终端设备，可以把一个操作台装置连接到中央处理机。通过在数据处理系统的子系统之间进行连接所提供的系统总线提供了一种用于改变该数据处理系统配置以适应各种处理需要的方便的技术手段。在如图1中所示的数据处理系统中，对数据信号徂的实际处理是在通常称为一个程序的一徂相关指令的控制下发生的。这些指令是按顺序被执行的。下面参看图2a，图中示出了根据相关技术对一系列指令的执行情况。在第一个时间间隔T0期间，由中央处理机子系统执行指令1。在第一个指令执行以后，在该序列中的下一指令2由中央处理机子系统在第二个时间间隔T0期间执行。指令2一完成，数据处理机就在时间间隔T0期间处理指令3。为了保持顺序地执行指令，用于由该数据处理机执行任何指令的间隔需要有一个予定的时间周期。如果用于一个指令的执行时间可以具有可变的长度，那末在中央处理机中必需包括复杂的装置，以便配合在中央处理机和该数据处理系统的其它子系统之间的数据信号徂的交换。因此，用于执行三个指令的周期一般为基准时间周期的三倍。可以清楚地看出，基准时间间隔必须具有足够的持续时间，以便能够执行指令系统中最长的指令。为了使数据处理系统能更快地运行，已经专利技术了一种技术用于把对一个指令的执行分成对多个指令段的执行，通过以适当方式配置执行这些段的装置，可以以一种重叠方式实现对指令的执行。这种技术称为指令系统的“流水线”执行。尽管执行每一个流水线指令所占用的时间周期长于执行一个非流水线指令的时间周期，但由于具有把一个指令分成指令段所需要的附加装置，所以，一个指令流还是能以比未分段指令所可能的更快的速度被执行。在图2b中示出了把一个指令分成多个段的情况。可以理解每个段都涉及在中央处理机中一个分隔的和单独操作的成分组。根据在数据处理系统设计中众所周知的方法，寄存器和门电路把执行一个特定段的成分组的操作分隔开。用于每个段的子间隔t0心需具有足够的时间周期，以便能够执行每个装置组中的所有可能的段。下面参看图2c，图中示出了可以通过利用流水线技术对一个序列的指令执行中最后得到的速度上的提高。现在，指令1在等于n个时间t0的新的(可能较长的)时间周期T0′中完成了。其中，t0是用于执行每个指令段所需要的子间隔，n是用于执行每个指令所需的指令段的数量。在该序列中的下一指令-指令2从指令1开始后的一个间隔t0开始。在该序列中的第2个指令-指令3再从其后的一个间隔开始。每一个指令都可能占用一个用于执行该指令的时间增量。但是，一旦用于完成第一个指令的那个最初间隔过去，则每个间隔t0之后都完成一个指令。因此，对于一个指令序列来说，即使执行单个指令占用的时间可能增加，但执行该序列却可以加速。下面参看图3，图中示出了用于对一个指令序列实现流水线执行的中央处理机的配置。该中央处理机分成指令子单元31、相关的控制器32、执行子单元33和隐含(或机内)存贮器子单元34。隐含存贮器子单元34连接到系统总线19上，並且在控制器32的控制下通过系统总线与数据处理系统的其它子系统交换逻辑信号组。执行子单元再在控制器32的控制下实现对由正被执行的指令所确定的数据信号组的处理。指令子单元31接收要执行的指令，並以一种可以用来控制中央处理机10的操作的方式对指令重排格式。该重排格式的指令或至少是其中的区段加到控制器32上，从而构成数据处理机10的逻辑单元的配置，以便执行由该指令确定的操作。上面叙述的结构保证了使用微指令去执行微指令。根据复杂程度、中央处理机装置的性能和相似的参数，微指令可以由一个单一的微指令或由多个微指令执行。如图2b所示，这是一种被分成微指令段的指令。参看图3中数据处理机的简化区分。为了说明本专利技术，为完成指令执行的一个区段而用于中央处理机每个单元的时间长度将采用相等的时间长度。因此，对要由数据处理机执行的指令来说，图2c中示出了对指令组的执行情况。在第一个间隔t0期间，由指令单元处理第一个指令。在第二个间隔t0期间，数据处理机的执行子单元33处理第一个指令，而该中央处理机的指令子单元31同时处理第二个指令。在第三个间隔t0期间，隐含存贮器单元处理指令1，执行单元同时处理指令2，而指令单元还同时处理指令3。只要指令进入指令单元，这种三级流水线就连续操作。可以清楚地看出把数据处理机分成已经简单说明的功能单元通常还不足以构成实用的流水线配量。每个上述的功能单元都可能需要多个子操作去完成每个必要的操作，从而去完成对每个指令的执行。为了说明，一个包括四个段而不是如图3叙述的包括3个段的流水线将用来叙述本专利技术。因此，认为需要能在流水线式指令序列中的该序列的中断点处连续执行指令序列的装置和方法。本专利技术的一个目的是提供一种改进的数据处理系统。本专利技术的一个进一步的目的是提供一种用于在中断以后，在该序列产生中断之处继续执行指令序列的技术。根据本专利技术，通过下述方案可以实现上述的和其它的目的。提供一个存贮单元，用于存贮微指令的地址以及和来自导致一个微指令产生的译码器单元的每个地址相关的标记字段信号，这些存贮操作在中断程序开始执行时也处于执行之中。通过在标记信号不在存贮器中时利用存贮器中的地址和通过使指令序列和对应于存贮单元中标记字段内的标记信号并来自译码器单元的地址相互同步，使得原始的微指令序列得以重新建立。在阅读下面的说明和附图之后就能理介本专利技术上述和其它特征。图1是能够利用本专利技术的数据处理系统的方框图。图2是把指令分成段的示意图。图3是可以用于控制使用分段指令的中央处理机的控制器的方框图。图4是正在执行中的指令序列示意图，该执行通过识别陷阱条件而中断。图5是根据本专利技术用于对被陷的微地址重新排除的电路的方框图。图6是存贮译码标记信号的装置的方框图。图7是表示译码标记信号如何提供译码器选择信号的装置的方框图。图8是表示产生微陷阱返回状态信号的方框图。图1、图2和图3在叙述相关技术时已经说明了。参看图4，图中示出了对微地址重新排除的要求。在执行指令4010期间识别出陷阱条件。在图示实例中，该陷阱是在第四段时识别的，因此指令4011，4012和4013已经开始执行，而紧跟在后的指令4014由于设置了陷阱条件而未被执行。在跟着识别出陷阱条件的那个段后面的下个段的始端，执行包括指令5000至5020的陷阱例行程序。陷阱例行程序的最后一个指令5020是终止该陷阱例行程序的陷阱返回指令。因为微指令4011、4012、401本文档来自技高网...
【技术保护点】
在微编程中央处理机中执行陷阱例行程序之后，对执行微指令的地址重新排队的方法包括的步骤是：当识别陷阱条件时存贮上述正在执行的微指令的地址，由于译码器选择信号的结果，每当来自译码器的一个微地址被使用时都伴随每个上述存贮的地址产生一个标记 信号，和当上述标记信号与第一个存贮的指令相关联时，伴随陷阱返回微指令产生译码器选择信号。
【技术特征摘要】
US 1986-1-29 823777限定。从上面说明明显地看出对本专业的那些技术人员来说可以进行许多由本发明的精神和保护范围所包含的改变。权利要求1.在微编程中央处理机中执行陷阱例行程序之后，对执行微指令的地址重新排队的方法包括的步骤是当识别陷阱条件时存贮上述正在执行的微指令的地址，由于译码器选择信号的结果，每当来自译码器的一个微地址被使用时都伴随每个上述存贮的地址产生一个标记信号，和当上述标记信号与第一个存贮的指令相关联时，伴随陷阱返回微指令产生译码器选择信号。2.根据权利要求1的对微指令重新排队的方法进一步包括当上述标记信号不与上述第一个存贮的地址相关联时把上述存贮的地址加到微编程控制器的步骤3.根据权利要求2的对微指令重新排队的方法进一步包括忽略与上述存贮的标记信号相关联并在上述存贮的标记信号之后的存贮地址的步骤。4.用于在微指令序列中，对跟在所有中断之后的微指令重新排除的装置包括当识别上述中断时，用于存贮正在执行的微指令的微地址的存贮装置，当译...
【专利技术属性】
技术研发人员：道格拉斯W克拉克，萨丁德拉N米什拉，
申请(专利权)人：数字设备公司，
类型：发明
国别省市：US[美国]
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