共用总线非顺序数据排序方法与装置制造方法及图纸

提出了一种共用总线非顺序数据排序方法与装置。确定一个最大总线宽度值及一个最小传输值，并根据其值确定一个最小子传输数目。一个具有最大数目的接收与／或发送数据的芯片的总线单元在多次子传输中以预定的次序接收数据。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及数据处理系统，更具体地，涉及数据处理系统的一种共用总线非顺序数据(Shared bus non-Sequential dataordering)排序方法与装置。数据处理或计算机系统通常包含一条称作总线的共用数据路径。该总线连接诸如处理器、存诸器与存诸设备等总线单元。数据是经由总线在总线单元之间传输的。数据在总线上的传输速度是计算机系统的性能的一个重要部分。提高总线上数据传输速度的需求是以提高处理器能够执行的指令的数目及处理器能够执行指令的速度为原动力的。随着在一块芯片上能大大地超过一兆晶体管的集成技术的到来，并且目前仍在继续发展，当前已可能制造超大规模与VLIW(极长指令字)处理器。这些处理器通常在一个周期中执行一条以上的指令，这提高了对来往于存储器或存储设备的大量数据的传输的需求。除了提高了处理器的集成密度之外，处理器速度提高得比存诸器存取时间更快，甚至超过信号在总线上的行程时间。这一速度失配也增加了对传输大量数据的需求。为了满足这种对大量数据的不断增长的需求，总线的速度需要提高。一条共用总线所能传输数据的速度部分地取决于总线的物理长度、总线上的负载以及最小传输量(也称作总线宽度或总线规模)。总线的物理长度仅是总线单元之间的连线的长度。总线的物理长度越大，总线越慢。负载是驱动器所见到的总线的一条线上的阻抗。负载越大，总线越慢。总线上的负载取决于该总线上的总线单元的数目与各总线单元提供的负载。最小传输量是一次传输过总线的数据量。最小传输量越大，数据传输速度越快。为了满足现代处理器的要求，处理器或其高速缓存器所要求的总线上的理想的最小传输规模正在从四或八字节提高到16或32字节及以上。不幸的是由于最小传输规模受到物理制约所限制，为了提高总线传输速度而只提高最小传输的规模并非永远可能的。这些物理制约包括芯片、芯片模块与卡连接器上的I/O引线的数目；芯片、卡与多芯片模块的布线制约；以及宽总线的成本。随着集成电路变得更密集与提供日益增加的数据吞吐量能力，它们正在超越模块与卡的提供所需的数据吞吐量的能力。即使存在着使用芯片的I/O能力的技术，它在成本上也是不能接受的，为了市场竞争而不得不采用较老的、成本较低的封装技术。从而，由于物理与成本的制约，一个复杂的计算机系统可能有许多不同规模的总线。例如，高速缓存数据总线可能比主存储器数据总线更宽。当不同规模的两条总线连接在一起时，一条总线的传输规模必须转换成另一条总线的传输规模。为了做到这一点，当从较大的传输规模转换到较小的传输规模时，需要两个或两个以上的子传输来形成最小传输规模。现有的转换方法采用顺序数据排序(Sequentialdata ordering)，其中各字节与其在数据总线上的相邻字节顺序排序。例如，从较大的传输规模转换到较小的传输规模时，先传输整个宽度的第一部分，然后第二部分、第三部分等等，直到完成转换。美国专利5,243,701是采用顺序数据排序具有在一条八位或十六位总线上工作的能力的一种存诸器子系统的例子。这些现有的转换方法的一个问题在于当多个芯片与总线连接时，它们会增加负载而降低性能。由于需要宽的最小传输来提高总线速度，通常会有多个芯片与总线接口。这些芯片中的每一个接收一部分传输的数据，并且在总线上会有一块以上的芯片负载。连接在数据总线上的多芯片的例子可以是4个DRAM(动态随机存取存诸器)控制器芯片，各控制4个字节的DRAM以提供16个字节的最小传输规模。另一例子是4个高速缓存控制器芯片，每一芯片包含4个字节数据的高速缓存器，它们也提供16个字节的最小传输规模。集成电路与处理器设计中的进展正在向共用总线的设计者提出一组新问题。这些最新的处理器所要求的非常宽的最小数据传输以及它们的缩短了的周期时间推动共用总线设计者在比以前更短的时间内传输更多的数据。当共用总线宽度小于所要求的最小传输时，所请求的数据必须在两次或两次以上的子传输中传输。为了保持总线在处理器的周期时间内操作，设计者还必须减少总线上的负载。由于对宽的最小传输的需求，通常有多块芯片与总线连接。如果设计者采用当前的技术将最小的所要求传输规模转换成实际总线宽度，将会在总线上产生非常大的负载，从而降低其速度。下面的共用总线非顺序数据排序方法与装置在协调系统的需求与制约方面提供了对先有技术的显著改进。本专利技术的一个主要目的为提供一种共用总线非顺序数据排序方法与装置，它通过降低总线负载及改进总线的性能克服先有技术布局的许多缺点。本专利技术的目的与优点是用一种共用总线非顺序数据排序方法与装置达到的。首先，确定一个最大总线宽度值及一个最小传输值。第二，根据确定的最大总线宽度值与最小传输值确定一个最小子传输数。第三，确定具有用于接收与/或发送数据的最大数目的芯片的一个总线单元。最后，在各数据子传输中，向或从用总线上的最大数目的芯片确定的总线单元的各芯片传输一个对应的预定的字。从下面对例示在附图中的本专利技术的实施例的详细描述中，能够很好地理解本专利技术以及其上述与其它目的与优点，其中附图说明图1为表示实施本专利技术的计算机或数据处理系统的方框图；图2为例示本专利技术的一种数据命名约定的方框图；图3为按照本专利技术的排序方法与装置的一个数据排序实例的图；图3A为例示按照本专利技术的数据排序方法的顺序步骤的流程图；图4为例示对一条16字节主存储器总线的字节编号与排序的图；图5为例示对一条32字节主存储器总线的字节编号与排序的图；以及图6为例示一种顺序数据排序总线布置的方框图。参见附图中的图1，其中示出了实施本专利技术的一台计算机或数据处理系统，用参考数字10表示。计算机系统10包括一个处理器12、与一个主存储器控制器单元(MSCU)16一起使用的一个存储器或主存储器14，该MSCU包括多个高速缓存器/存储器控制器芯片CHIP0、CHIP1、CHIP2与CHIP3，并带有用参考数字18指示的采用非顺序数据排序的一条共用主存储器双向总线。按照本专利技术的特征，该共用总线非顺序数据排序方法与装置与诸如图6中所示的顺序地排序的总线布置相比，以多芯片源与目的地提供了减小的总线负载，改进的总线性能及减少的I/O计数。减少的I/O计数来自对各芯片的单个字宽的接口。数据是以非顺序方法排序的，使具有最大数目的接收或发送数据的芯片的总线单元在子传输中顺序地将数据传输给各芯片。采用图1所示专利技术的排序方法，数据总线18的各部分每一个总线单元只有一个负载。图1中的总线单元为主存诸器14与MSCU16。第一数据子传输包括字0、2、4、6。在第一次子传输时，各芯片CHIP0、CHIP1、CHIP2与CHIP3，得到一个字，即偶数字0、2、4、6。第二次数据子传输包括奇数字1、3、5、7。在第二次子传输时，各芯片CHIP0、CHIP1、CHIP2与CHIP3，得到一个字，即奇数字1、3、5、7。采用这一方法，各芯片只需一个单字宽的接口。单字宽接口是较便宜的，得到较小的封装，并在芯片上留下较多的区域供其它功能使用。图2例示一种数据命名约定，而图3则例示按照本专利技术的非顺序数据排序方法与装置的一个数据排序实例。可用高速缓存器到处理器的接口来确定最小数据传输宽度X。对于具有X/2个可利用的I/O引线，用X/2字节来表示一条较小的总线Y。在图1中有四本文档来自技高网...

【技术保护点】
一种用在数据处理系统中的共用总线非顺序数据排序方法，包括下述步骤：确定一个最大总线宽度值；确定一个最小传输值；根据所述确定的最小传输值与所述最大总线宽度值，确定一个子传输值；确定一个具有最大数目的接收与发送数据的芯片的总线单元；利用所述确定的子传输值，为每一次数据子传输，将预定的字传输到所述芯片。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：HL布拉克曼，RA德里梅尔，LE格罗斯巴哈，KH哈塞尔霍斯特，DJ克罗拉克，JA马塞拉，PJ保罗森，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]