并行处理器的定址装置制造方法及图纸

一种并行处理器的定址装置，用以辅助并行处理器，包括：一总线接口电路，接至存贮器总线和数据总线间，作为二者的接口装置；一状态控制器，接至总线接口电路，控制总线接口电路并模拟多个状态码中之一作为一控制码输出；多个处理单元，串联成第一处理单元、第二处理单元直到最末处理单元，分别具有多个状态码中的任一个，每一处理单元都接至状态控制器和数据总线，用以接收控制码并对数据总线读取和送入数据。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于一种并行处理器，特别是有关于一种并行处理器的定址装置。并行处理器的特色是处理程序简单而重复性高，因而造成处理单元与控制电路的连接十分困难，然而熟知的中断式并行处理器会引起大量中断同时发生，而查询方式又会因不必要的查询而浪费时间。有鉴于此，本专利技术的主要目的，在于提供一种并行处理器的定址装置，可避免熟知的中断式并行处理器引起大量中断同时发生的缺点。本专利技术的另一目的，在于提供一种并行处理器的定址装置，可避免查询方式因不必要的查询而浪费时间的缺点，适用于具有共同处理程序，且各程序有同类共有的数据需要读写的定址问题时，如显示装置上。本专利技术的这些目的可通过提供一种并行处理器的定址装置，接至一存贮器总线和数据总线，该并行处理器的定址装置包括一总线接口电路，接至存贮器总线和数据总线间，作为二者的接口装置；一状态控制器，接至总线接口电路上，用以控制总线接口电路并模拟多个状态码中之一成一控制码输出；以及多个处理单元，以串接方式连接成第一处理单元、第二处理单元直至最末处理单元，分别具有这些状态码中任一状态码，并根据该状态码相对应的既定程序处理数据，每一该处理单元都接至状态控制器和数据总线上，分别用以接收状态控制器的控制码和从数据总线上读取数据；其中，该控制码分别与每一处理单元所具有的状态码做比较，驱动控制码和状态码相等的那些处理单元，按第一处理单元、第二处理单元直至最末处理单元的顺序，对数据总线送入或读出数据，然后将相对应的状态码转态，而控制码与状态码不相等的那些处理单元则保持不变，直至最末处理单元完成比较后，驱动状态控制器的控制码转态，再进行与另一状态码的比较。为让本专利技术的上述目的、特征和优点能更明显易懂，本文特举一较佳实施例，并配合附图，作详细说明如下附图简要说明附图说明图1是本专利技术的并行处理器的定址装置的一电路图。请参照图1，该图是本专利技术的并行处理器的定址装置的一较佳实施例的方块图，本专利技术的并行处理器的定址装置是接至一存贮器总线1和数据总线2上，对存贮器6做数据的存取，存贮器总线1包括地址总线、数据总线以及读写驱动信号等，而本专利技术的并行处理器的定址装置包括一总线接口电路3，接至存贮器总线1和数据总线2之间，作为存贮器总线1和数据总线2间的接口装置。一状态控制器4，接至总线接口电路3上，用以控制该总线接口电路3，同时亦经总线接口电路3的控制，输出一控制码5。多个处理单元10、20……30等，每一处理单元分别接至数据总线2和状态控制器4上，如以第一处理单元10为例，每一处理单元包括一程序控制器12，用以产生一状态码11；一处理器14，分别接至程序控制器12和数据总线2上，根据程序控制器12的状态码11，以状态码11相对应的既定程序处理数据；一比较器16，具有两个输入端A和B，分别接至程序控制器12和状态控制器4上，用以接收状态码11和控制码5并加以比较后，在输出端15产生一信号；一第一与门17和一第二与门18，第一与门17和第二与门18的一输入端同时接至比较器16的输出端15，所不同的是第一与门17的输入端的信号还需经过反相，而第一与门17和第二与门18的另一输入端同时接至上一处理单元的第一与门的输出端，但因第一处理单元10无上一处理单元，故接至一高电位电压源100上，而第一与门17的输出端19则接至下一处理单元，譬如是处理单元20的第一与门27和第二与门28的输入端，而第二与门18的输出端则接至处理器14上，另外，最末处理单元30的第一与门37的输出端39则接至状态控制器4上，这样，多个处理单元依次串联。本专利技术的并行处理器的定址装置的运行方式如下每一处理单元内含的程序控制器会决定相对应的处理单元的状态，以控制相对应的处理器以既定程序处理数据，如处理单元10为状态m、处理单元20为状态n……直至处理单元30为状态m等等，同时相对应的程序控制器12、22……32分别送出状态码m、n……m至相对应的比较器16、26……36的A输入端，而状态控制器4会在某一特定时间内把各程序控制器所产生的状态码模拟一遍(所谓特定时间如电视扫描的水平消隐时间，此时各处理单元都要更新数据，且更新的数据随显示程序不同而不同，如被显示的物体为刚开始、在显示中或正要结束等，皆须更新不同显示数据)，模拟送出的一个控制码同时被送至各比较器16、26……36的B输入端，分别与各处理单元的状态码做比较，譬如此时控制码为m，则处理单元10的比较器16输出端为高电平，使得第二与门18产生一驱动信号CS1，驱动处理器14开始经数据总线2送出或读入数据，当完成后，驱动程序控制器12转态，送出不同于m的状态码，使比较器16输出为低电平，使得第一与门17的输出端19为高电平的控制信号，以驱动处理单元20，此时处理单元20的状态码为n，则其第一与门27的输出端29继续输出高电平控制信号给下一处理单元，这样使状态码为m的处理单元能依序被驱动完成状态m的既定程序后转态，如最后一处理单元30亦为状态m，则其被驱动完成既定程序并转态后，由其第一与门37的输出端39输出一控制信号使状态控制器4转态，以处理另一个状态码，譬如下一个控制码为n，接下来的运行方式便与上述控制码为m时相同。综上所述，本专利技术的并行处理器的定址装置，可用于处理简单而重复性高的并行处理器上，可避免熟知的中断方式中大量中断请求同时发生的问题，亦可避免查询方式因不必要的查询浪费时间的缺点。虽然本专利技术已以一较佳实施例揭示于上文，但它并非用以限定本专利技术，任何本领域的技术人员，在不脱离本专利技术的精神和范围内，可作少许的更改与润饰，因此本专利技术的保护范围应以后附的权利要求所限定范围为准。权利要求1.一种并行处理器的定址装置，接至存贮器总线和数据总线上，所述并行处理器的定址装置包括一总线接口电路，连接在存贮器总线和数据总线间，作为存贮器总线和数据总线间的接口装置；一状态控制器，接至所述总线接口电路上，用以控制所述总线接口电路，并且用以模拟多个状态码中的一个作为一控制码输出；以及多个处理单元，顺序串联成第一处理单元、第二处理单元直到最末处理单元，分别具有所述状态码中任一状态码，并根据与所述状态码相对应的既定程序处理数据，每一所述处理单元都接至所述状态控制器和数据总线上，分别用以接收所述状态控制器的所述控制码以及对数据总线的数据进行读取；其中，所述控制码分别与每一所述处理单元所具有的所述状态码做比较，驱动所述控制码和所述状态码相等的所述处理单元，按所述第一处理单元、所述第二处理单元直至所述最末处理单元的顺序，对数据总线送入或读出数据，然后将相对应的所述状态码转态，而所述控制码与所述状态码不相等的各处理单元则保持不变，直到所述最末处理单元完成比较后，驱动所述状态控制器的所述控制码转态，再进行另一轮与所述状态码的比较。2.如权利要求1所述的并行处理器的定址装置，其中，每一所述处理单元包括；一程序控制器，用以产生所述处理单元的所述状态码；一处理器，分别接至所述程序控制器和数据总线上，是根据所述程序控制器的所述状态码，以既定程序处理数据；一比较器，具有二输入端和一输出端，所述输入端分别接至相对应的所述程序控制器和所述状态控制器，分别用以接收所述控制码和相对应的所述状态码并加以比较，在所述控制码和所述状态码相等本文档来自技高网...

【技术保护点】
一种并行处理器的定址装置，接至存贮器总线和数据总线上，所述并行处理器的定址装置包括： 一总线接口电路，连接在存贮器总线和数据总线间，作为存贮器总线和数据总线间的接口装置； 一状态控制器，接至所述总线接口电路上，用以控制所述总线接口电路，并且用以模拟多个状态码中的一个作为一控制码输出；以及 多个处理单元，顺序串联成第一处理单元、第二处理单元直到最末处理单元，分别具有所述状态码中任一状态码，并根据与所述状态码相对应的既定程序处理数据，每一所述处理单元都接至所述状态控制器和数据总线上，分别用以接收所述状态控制器的所述控制码以及对数据总线的数据进行读取； 其中，所述控制码分别与每一所述处理单元所具有的所述状态码做比较，驱动所述控制码和所述状态码相等的所述处理单元，按所述第一处理单元、所述第二处理单元直至所述最末处理单元的顺序，对数据总线送入或读出数据，然后将相对应的所述状态码转态，而所述控制码与所述状态码不相等的各处理单元则保持不变，直到所述最末处理单元完成比较后，驱动所述状态控制器的所述控制码转态，再进行另一轮与所述状态码的比较。

【技术特征摘要】

【专利技术属性】
技术研发人员：邓永佳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]