用于自定时算法执行的装置和方法制造方法及图纸

一个用于自定时算法执行的装置包括一个功能逻辑组，一个参考时钟输入和一个脉冲序列发生器。功能逻辑组与在参考时钟输入接收到的参考脉冲组同步地接收输入数据；以由脉冲序列发生器按照该功能逻辑的物理特性设定的最大速率对输入数据进行算法计算；产生输出数据；并与参考脉冲组同步地传送输出数据。由脉冲序列发生器设定的最大速率独立于参考脉冲组。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及的是待审的美国专利申请，流水号为08/501970，名称是“用于相同步、可变频率计时和通信的系统和方法”，在1995年7月21日申请。本专利技术一般说来涉及为高速计算机系统产生内部定时信号的装置和方法。特别地说本专利技术是，它与主时基并不固定地同步。在高速计算机系统中，需要一个主时基用于各种必需的切换活动。在一些计算机系统中，一个单个的时钟信号通过几个时钟放大器重新缓冲存储，为在系统中使用的所有存储器设备用作唯一的定时同步源。在另一些系统中，可能使用几个另外的相位不同的时钟信号来驱动不同组的存储器设备，但是通常都与系统中的主时基同步。如果使用多个时钟信号，则不同的存储器设备由数据流或指令序列以相对不同的速率翻转或改变状态。经常设计这样的多时钟电路，使得在存储器设备之间的功能逻辑能够以其最快可能的速率循环。例如在流水线系统中，功能逻辑在存储器设备中间分配，使得最小目标执行时间的系统设计要求得以维持，而无需同时要求增加功能逻辑数目或存储器设备元件的协同要求增加。在一些流水线系统中，使用上调和时钟(superharmonic clock)使一定的流水线功能单元的内部次序以较快速率协调运行，而功能单元的输入-输出边界以与系统中剩余的流水线功能单元兼容的较慢的速率协调运行。这种现有技术的方法叫做“微流水线”(micropipelining)，包括这样的设备，其中一个流水线功能单元的内存储器设备有一个严格同步的上调和时钟信号，它把流水线同步的微操作与在流水线的输入端口和输出端口上经历的较慢的流速率交错在一起。不足的是，微流水线的缺点包括需要在一个低扭曲树组织中有几个时钟放大器来保证在激发由每个存储器设备实际接收到的信号中保持最低可能的扭曲，还需要一个统一的定时区间。因此不具有在统一的定时区间之内能够操作的短传播延迟的多组逻辑元件难以容纳在微流水线之内。另外，微流水线的概念特别难于通过可重配置逻辑设备(RLD)，例如现场可编程门阵列(FPGA)实现，因为在一个RLD中的传播延迟从一个功能单元到另一个功能单元而变化，使得它难以具有一个半全程微流水线时钟(semi-global micropipeline clock)。在传统的方法中，当使用RLD来实现各种逻辑设计时，用以产生实际RLD互连的大部分“工具”使用一个寄存器传输语言(RTL)范式。这种范式极大地依赖于分开的主时基时钟的存在以驱动功能逻辑和在RLD之内的存储器设备。这种范式也忽略这种效果，即在RLD之内的逻辑设计的物理实现对逻辑设计的总定时性能和硅资源的需求。事实上，RLD工具制造商常常声称他们的逻辑设计范式的优点是并不为适应RLD的物理特征而修改。其它的高速计算机系统试图避免上面所述的与主时基同步时钟系统相关的困难，他们把计算机的功能任务分成一组异步定时的子任务。不足的是，现存的异步逻辑设计也具有许多限制，例如要求在完成运算任务后产生“完成信号”；完成时间变化或不定；要求外部时钟元件；完成时间依赖于数据；与外部电路的异步连接；与外部电路不连贯的定相数据交换；加在外部时钟电路上的延迟增加了额外的系统复杂性；难于包装在同步外部电路中；以及把整个系统的宽性能绑在外部时钟电路的网络上。需要的是一个，它在一个使用统一的定时区间的系统之内把获得最快可能的流水线频率时的固有负担从具有最短可能的级间延迟强制要求的同时发生的负担中分出来。本专利技术是一个。本专利技术的装置最好是包括一个功能逻辑组、一个参考时钟输入和一个脉冲序列发生器。功能逻辑组与在参考时钟输入上收到的参考时钟信号同步地接收输入数据；以由脉冲序列发生器按照功能逻辑组的物理特征决定的最大速率对输入数据执行算法计算；产生输出数据；以及与参考时钟信号同步地传输输出数据。由脉冲序列发生器设定的最大速率独立于参考时钟。本专利技术的方法最好是包括下述步骤与参考时钟信号同步地传送输入数据到功能逻辑组；产生最大速率脉冲序列，以依赖于功能逻辑组的算法执行时间但独立于参考时钟的速率驱动功能逻辑组；响应最大速率脉冲序列从功能逻辑组产生输出数据；与参考时钟信号同步地从功能逻辑传输输出数据。附图说明图1是用于自定时算法执行的装置的一个较佳实施例的框图；图2A是本专利技术的脉冲序列发生器的一个较佳实施例的框图；图2B是在脉冲序列发生器内的起动逻辑的一个较佳实施例的框图；图2C是在该脉冲序列发生器内的延迟单元的一个较佳实施例的框图；图2D是在脉冲序列发生器内的脉冲计数器的一个较佳实施例的框图；图2E是在脉冲序列发生器内的门序列逻辑的一个较佳实施例的框图；图3是本专利技术的功能逻辑的一个较佳实施例的框图；图4是在该功能逻辑内的多路转换器的一个较佳实施例的框图；图5是在该功能逻辑内的部分乘积生成器的一个较佳实施例的框图；图6是在该功能逻辑内的部分乘积加法器的一个较佳实施例的框图；图7是在该功能逻辑内的乘积累加器的一个较佳实施例的框图；图8是表示本专利技术的操作的较佳的定时图；图9A是表示本专利技术的16位乘16位的较佳的部分乘积相加的矩阵；图9B是表示本专利技术的8位乘8位的较佳的部分乘积相加的矩阵；图10是用于自定时算法执行的一个较佳方法的流程图；图11是产生脉冲序列的一个较佳方法的流程图；图12是用于响应上述脉冲序列产生输出的一个较佳方法的流程图。本专利技术是用于自定时算法执行的一个装置和方法。通过用设计为执行所选择的算法的一个功能逻辑组给延迟单元配对，本专利技术以其最大可能的速度执行所选择的算法，而与驱动其它功能逻辑组的任何参考时钟无关。从而与已知的定时装置和方法相比，实现该算法的任何功能逻辑组的定时特性既不需由一个参考时钟的速度制约也不依赖于它。相反，本专利技术首先，从其它功能逻辑组接收数据；其次，以基于一个功能逻辑组的一个自定时速率运算这些数据，这一功能逻辑组响应一组自定时脉冲的产生实现该算法；第三，以由其它功能逻辑组可接受的一个已知的特定时间输出数据。其结果，本专利技术的装置和方法比现有技术来说特别具有优点，因为它允许一个功能逻辑组以独立于另外的功能逻辑组的运行速度或参考时钟的速度操作，从而在维持最快可能的算法执行速度的同时简化了硬件设计。本专利技术通过根据功能逻辑组最基本的物理结构审查这些功能逻辑组实现了这些优点。本专利技术不依赖于寄存器传输逻辑(RTL)范式(paradigm)。相反，本专利技术裁剪一个唯一的定时电路以适应实现一个算法的功能逻辑组，使得该功能逻辑组能够以其最快可能的速率运行。于是本专利技术通过把硅资源不仅视为算法执行而且视为定时速率的增量仲裁器(incremental arbiter)，从而定义一个新的范式，为在硅资源之内实现逻辑设计。现有技术不知道这种新的范式，因为，首先，在现有技术的系统中逻辑实现的短时冲击只依赖于在存储器设备上看到的副效应；其次，功能逻辑组在现有技术中被机械地视为通过数据的管道，而事实上功能逻辑组也可以被视为减少一个功能逻辑组总执行时间的一个机会；第三，RTL范式不鼓励分析在功能逻辑和存储器设备之间的有利的或整体互连效应；第四，现有技术强调功能逻辑，不鼓励结合局部反馈以便在任何层次的算法实现上产生个体化的定时电路的设计。本专利技术最好以可重配置逻辑设备(RLD)，例如Xilinx XC4000系列(Xilinx，San Jose本文档来自技高网...

【技术保护点】
自定时算法执行装置，包括： 为以第一速率接收输入数据而连接的一个功能逻辑组，用于以独立于第一速率的第二速率产生输出数据，并以第一速率传输输出数据； 一个脉冲序列发生器，用于相应于第二速率产生一个自定时脉冲序列，该脉冲序列发生器用于控制功能逻辑。

【技术特征摘要】
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【专利技术属性】
技术研发人员：MA巴克斯特，
申请(专利权)人：株式会社理光，
类型：发明
国别省市：JP[日本]