扩展卡及其控制方法技术

产生预定频率的参考时钟不受扩展总线数据传输时钟频率波动影响，实现高性能数据处理；微计算机测量数据传输时钟频率，并在测量频率的基础上，设置ＰＬＬ电路产生的参考时钟的频率。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及扩展卡，它连接到计算机设备的预定总线上，在给定的时钟同步作用下，执行预定的扩展功能，还涉及扩展卡的控制方法，以及一种存储介质，其中存储了可由计算机读出的程序。迄今为止，以扩展总线来扩展功能的方法应用于诸如个人计算机及其类似的设备。连接于扩展总线的卡被称为扩展卡。这种扩展卡通过扩展总线上的信号线(主要是地址/数据线，控制信号线，等等)，向计算机主机传输和接收数据，因此为计算机提供了扩展功能。作为采用扩展总线的数据传输系统，有异步数据传输系统和同步数据传输系统；异步传输系统是这样一个系统，数据利用控制信号进行信号交换传输，且在数据传输时不使用公共时钟信号，并用相对低速的扩展总线。另一方面，同步传输系统是这样一个系统，数据通过用公共传输时钟信号来传输，且数据传输速率较异步传输系统要高。连接于同步传输系统扩展总线的扩展卡，其基准操作时钟的产生，存在着两种系统一种系统是通过计算机主机扩展总线来提供的数据传输时钟信号，产生这种操作时钟并使整个电路工作，如图7所示时序，上述两组时钟是同步的；而另一个系统，通过向扩展卡提供一组完全独立的操作时钟发生器，卡的整个电路与数据传输时钟异步操作，其时序关系如图8所示。然而，扩展卡整个电路是基于来自计算机主机提供的数据传输时钟工作的，当扩展总线是一种其时钟信号频率可由计算机主机任意设定的扩展总线，例如PCI，在此情况下，扩展卡运行速度受扩展总线传输时钟的频率影响，这样一来当传输时钟频率减慢时就带来问题，使扩展卡效能变差。对于整个电路运行是基于完全独立时钟信号的扩展卡，当两种时钟信号频率和相位的差异被吸收时，就会发生额外开销以及传输速率下降，同时还存在着这样一个问题，即需要一个FIFO存储器或其它器件来匹配这样的同步，其匹配电路的规模会较庞大或者相当。本专利技术即用于解决上述问题，本专利技术的目的是提供一种扩展卡，其中根据扩展总线提供的数据传输时钟波动，通过可改变地设置参照时钟频率，实现了数据处理的高性能，而产生规定频率的参考时钟，不受扩展总线提供的数据传输时钟频率波动的影响，而且还提供了一种扩展卡的控制方法和一种存储介质，其中存储了可由计算机读出的程序。根据本专利技术的实施例，扩展卡包括信号发生装置，连接于预定扩展总线，产生与扩展总线所提供的数据传输时钟相同步的参照时钟；测量装置，测量数据传输时钟的频率；设置装置，根据测量装置所测量的频率、设定信号产生装置所产生参考时钟的频率。附图的描述概要附图说明图1为一扩展卡结构的方框图，表示了本专利技术的一个实施例；图2为图1所示PLL电路结构的方框图；图3为时序图，表示了图1所示扩展卡存取控制信号之时序；图4为表示图2中每个分频器的分频比与每个时钟之间关系的图；图5为流程图，展示了本专利技术扩展卡存取控制过程的例子；图6表示了存储介质的存储映象，存储了本专利技术中扩展卡要读出的不同数据处理程序；图7为一常规技术说明图；图8为一常规技术说明图。〔实施例一〕图1表示了扩展卡结构框图，说明了本专利技术一个实施例。在图中，标号1为扩展卡主体；2是PLL电路，产生与扩展总线输入时钟任意频率同步的时钟信号b；3是时序产生器，根据从PLL电路2得到的时钟信号b产生RAS信号c和CAS信号d，作为对DRAM(动态随机存储器)电路4的存取信号，地址锁存器5的时序控制信号e，以及类似的信号。标号6表示一单片微计算机，其中具有CPU，RAM，ROM，时序电路，计数器电路，以及类似电路(未示出)。扩展总线的时钟信号a输入微计算机6的计数器(未示出)；由此得到时钟信号a的计数值。微计算机6的控制信号f连接到PLL电路2；PLL电路2和类似的电路中分频器的分频比设置，可被控制；进一步说，中断信号g和等待信号h可由微计算机6输出到扩展总线。标号4表示了DRAM(动态随机存储器)电路由许多RAM芯片组成；标号5表示地址锁存器，锁存来自扩展总线地址/数据信号i，提供给DRAM电路4，其功用是扩展总线和DRAM电路4的数据信号的缓冲器电路。标号7表示了一地址译码器，通过扩展总线的地址/数据信号i或类似信号检测对DRAM电路4的访问，将检测结果作为存取信号j提供给时序产生器3。图2为表示图1中PLL电路2具体结构的框图，其中同图1的组成部件，标号亦相同。图中标号10为相位检测器(PD)；11为低通滤波器(LPF)；12为压控振荡器(VCO)；13和14为分频器；15为锁定检测器(LD)，用于根据相位检测器10的输出β产生PLL电路2的锁定信号k。下面说明图2中PLL电路2的运行。输入时钟，即来自扩展总线数据传输时钟的相位，通过相位检测器10与分频器14输出α相位相比较，产生相位差信号β；低通滤波器11根据相位差将相位差信号β转换为电压信号γ；电压信号γ输入到压控振荡器12中。VCO12的振荡输出(输出时钟δ)输入到分频器14；通过这一反馈环路，输入时钟a的相位和分频器14输出a的相位，即VCO12的输出时钟δ受到控制，它们之间的相位总是保持同步。VCO12的输出时钟δ输入到分频器13；此时假设输出时钟b的频率为Fout，频率Fout与输入时钟a的频率Fin之间的关系为(Fout＝N÷M×Fin)，当假设分频器13分频比设置为“M”而分频器14分频比设置为“N”时，它们的相位就总会保持在同步状态。进一步说，分频器13和14的分频比率可以由外部信号ε和ξ来设置，即来自于微计算机6控制信号f。参照图1和2等将实施例的结构特点描述如下。上述扩展卡结构具有信号产生装置(PLL电路2)连接到规定的扩展总线上，用于通过对来自扩展总线的数据传输时钟的分频，产生与数据传输时钟相同步的参考时钟(输出时钟b)；测量装置(由微计算机6内部的时序器组成)用于测量数据传输时钟的频率；设置装置，用于根据测量装置测量的频率，设置由信号产生装置所产生的参考时钟的频率，(如依据图4所示微计算机6中ROM或其它存储源中存储表，下面将会详述，通过控制信号f设置分频器13和14的分频比率)，从而产生规定频率的参考时钟，不受来自扩展总线的数据传输时钟频率波动的影响，得到高性能的数据处理。由于扩展卡具有定时信号产生装置(时序发生器3)，根据输出时钟b对预定存储器(DRAM电路4或其它存储源)产生存取定时信号，实现了存储器的存取基于规定频率的参考时钟，不受来自扩展总线传输时钟频率波动的影响。下面参考图3和4对每一部分详加描述。图3为时序图，表示了图1所示扩展卡的存储器存取控制信号的时序情况；图4表示图2中设置在分频器13和14分频比率及每个时钟间的关系。来自扩展卡的输入时钟a输入到微计算机6中；微计算机6把输入时钟a提供给内部的计数电路(未示出)，在预定时间内计算输入时钟a的频率计算值，并把计算值设置为频率Fin。作为存取访问的定时信号，RAS信号c和CAS信号d由时序发生器3输入到DRAM电路4，其时序由图3所示；例如，现假定当DRAM电路4的输出时钟频率等于33MHz，DRAM电路4的存取时间设置为最高速率；为了由输入时钟a形成DRAM电路4最高速率时序，微计算机通过PLL电路2设置控制信号f，这样使得输出时钟b的频率等于33MHz。特别要说明的是，图4所示分频器13的分频比设置为M，分频器14的分频比设置为N本文档来自技高网...

【技术保护点】
一种扩展卡，包括： 信号产生装置，连接于预定扩展总线上，用于产生与来自扩展总线数据传输时钟同步的参考时钟； 测量装置，用于测量数据传输时钟的频率； 设置装置，根据所说测量装置测量的频率，设置由所说信号产生装置所产生的参考时钟的频率。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：浜田博志，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：JP[日本]