多路超高速缓冲存储器装置和方法制造方法及图纸

具有多路超高速缓冲存储器的装置，该装置包括一个第一用户可控制项，该控制项具有相应于多路超高速缓冲存储器的第一路的预定第一属性；一个第二用户可控制项，该控制项具有相应于多路超高速缓冲存储器的第二路的预定第二属性；第一比较电路和第二比较电路，用于把访问属性与预定第一或第二属性相比较，以提供第一或第二比较结果；第一路控制电路和第二路控制电路，用于根据第一或第二比较结果选择性地激活多路超高速缓冲存储器的第一或第二路。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及处理器和存储器，尤其涉及多路超高速缓冲存储器。由于便携和手提工具的普遍应用，在微处理器和微控制器的设计中低电耗已变得十分重要。一个典型的嵌入式控制系统一般包括一个中央处理器(CPU)和多个不同类型的存储器和外围设备。不同类型的存储器对于具有微处理器的集成电路来讲可能是外置的，并且/或者在同一个集成电路中，并且不同类型的存储器可能包括超高速缓冲存储器，ROM(只读存储器)，和多个SRAM(静态随机访问存储器)设备。要访问一个大的外部主存储器需要花费大量的能量和时间。因此，可在集成电路中使用一种更小，更快，更有效的存储器，有时指超高速缓冲存储器，以减少对主存储器的访问次数。为了使集成电路尽量的小，集成电路板上只包括所需要的存储器。超高速缓冲存储标记(Cache TAG)普遍被用于提高超高速缓冲存储器的性能。超高速缓冲存储器TAG接收一个由微处理器提供的TAG地址，并判定所需要的指令和/或数据是否在超高速缓冲存储器中。如果所需要的指令不在超高速缓冲存储器中，则微处理器必须从主存储器中检索所需指令。当指令被写进超高速缓冲存储器中时，则把指令地址的高位存储在一个TAG矩阵中。超高速缓冲存储器TAG有一个比较器，用于把处理器生成地址与TAG地址相比较。如果TAG地址与处理器生成地址相同，则超高速缓冲存储器“命中”，并且超高速缓冲存储器TAG提供一匹配信号，表明所需要的数据在超高速缓冲存储器中。如果处理器生成地址与TAG地址不相同，则超高速缓冲存储器“未命中”，相应的匹配信号表明所需要的数据不在超高速缓冲存储器中。另外，可设置一个有效位作为TAG地址的一部分，用于在超高速缓冲存储器的比较循环中判定存储TAG地址的有效命中。根据现有的超高速缓冲存储器技术，在许多应用中，访问请求的冲突降低了超高速缓冲存储器的效率，其中访问请求的冲突造成多次对于超高速缓冲存储器的访问失败，且需要访问外部存储器。另外，在低电耗应用中，费用被附加到用于处理资源的有效电力管理上。因此，需要超高速缓冲存储器在提供低电耗的同时提供更高的处理效率，例如更高的超高速缓冲存储器命中率。相应地，需要一种改进的超高速缓冲存储器装置和方法。由于附加的权利要求书中特别提及了本专利技术，因此下面将参照附图来详细描述本专利技术的其他一些特性。附图说明图1示出了一个数据处理系统的实施例的方框图。图2示出了一个图1中的超高速缓冲存储器的一部分的实施例的方框图。图3示出了一个详细说明图2中超高速缓冲存储器的具体实施例的方框图。图4示出了表示一个用于图2的超高速缓冲存储器的寄存器的特定实施例的图表。图5示出了一个使用图4中寄存器的图2中的超高速缓冲存储器的访问操作的流程图。最佳实施例的详细说明一般地，本专利技术涉及使用多路超高速缓存的。根据本专利技术的第一个方面，装置为具有多路超高速缓冲存储器的装置。装置包括一个第一用户可控制单元，其中的第一可控制单元具有一个相应于多路超高速缓冲存储器中第一路的预定第一属性；一个第二用户可控制单元，其中的第二可控制单元具有一个相应于多路超高速缓冲存储器中第二路的预定第二属性；一个用于把访问属性传送给多路超高速缓冲存储器的导线；第一比较电路，用于把访问属性与预定第一属性相比较，以提供第一比较结果；第二比较电路，用于把访问属性与预定第二属性相比较，以提供第二比较结果；第一路控制电路，用于根据第一比较结果选择性地激活多路超高速缓冲存储器的第一路；和第二路控制电路，用于根据第二比较结果选择性地激活多路超高速缓冲存储器的第二路。根据本专利技术的另一方面，装置为一个集成电路。该集成电路包括一个具有第一路和第二路的超高速缓冲存储器；一个第一存储单元，用于存储一个用于超高速缓冲存储器中第一路的第一存储属性；一个第二存储单元，用于存储一个用于超高速缓冲存储器中第二路的第二存储属性；一个用于传送访问属性的导线；和控制电路。控制电路把访问属性与第一存储属性相比较，以提供一个第一比较结果，并根据第一比较结果选择性地激活超高速缓冲存储器的第一路。控制电路还把访问属性与第二存储属性相比较，以提供一个第二比较结果，并根据第二比较结果选择性地激活超高速缓冲存储器的第二路。根据本专利技术的另一方面，描述了一种用于操作具有多路超高速缓冲存储器的数据处理系统的方法。该方法包括如下步骤初始化一个访问操作；访问多路超高速缓冲存储器以响应访问操作；把提供的访问属性提供给多路超高速缓冲存储器，作为访问操作的一部分；把提供的访问属性与相应于多路超高速缓冲存储器中第一路的第一存储访问属性相比较；把提供的访问属性与相应于多路超高速缓冲存储器中第二路的第二存储访问属性相比较；根据提供的访问属性是否与第一存储属性相匹配，进而选择性地激活多路超高速缓冲存储器的第一路；并根据提供的访问属性是否与第二存储属性相匹配，进而选择性地激活多路超高速缓冲存储器的第二路。应当指出的是，这里所用到的具体术语和表达，在详细描述中所描述的具体的结构细节和操作细节，以及附图均只是为了说明之便，并不会限制附加的权利要求书中所描述的专利技术的范围。参看图1，图示了处理系统10的一个实施例。处理系统10包括一个处理器12，和一个外部存储器14。处理器12包括一个中央处理器16，一个超高速缓冲存储器18，一个总线接口22，和其他模块20。处理器12还包括总线24和总线26。总线24把CPU16，超高速缓冲存储器18，总线接口22，和其他模块20互连在一起。总线26把总线接口22与存储器14耦合在一起。虽然描述了一个数据处理系统的特定实施例，但是可实现用于这种处理系统的不同的配置和其他实施例。例如，虽然图示中超高速缓冲存储器18作为微处理器12的一部分，但是超高速缓冲存储器18可位于处理器12的外部，例如位于外部存储器14中。参看图2，图示了超高速缓冲存储器18的一部分的一个特殊的实施例。超高速缓冲存储器18的这一部分包括一个寄存器40，用于多路42-48的标记存储器矩阵，用于多路50-56的数据存储器矩阵，和超高速缓冲存储器控制电路58。超高速缓冲存储器控制电路58包括寄存器80，比较器60，和访问控制逻辑82。寄存器40接收总线24的地址部分，并且寄存器40具有一个标记值部分64，索引部分66，和一个字选择部分68。标记值部分64包括提供给多路标记矩阵42-48的标记值数据。来自索引部分66的数据被提供给多路标记矩阵42-48和多路数据矩阵50-56。来自字处理部分68的数据被提供给多路数据矩阵50-56。多路数据矩阵被耦合到总线24的双向数据部分。每个标记矩阵，例如标记矩阵(路0)42，根据标记值64和位于索引值66所指向位置处的数据之间的比较结果，给相应的数据矩阵提供一命中信号，例如给数据矩阵(路0)50。超高速缓冲存储器控制电路系统58从总线24处接收访问属性87，地址和控制数据。在另一个实施例中，可在本地生成访问属性87，例如在多路超高速缓冲存储器内部生成。比较器60用于把访问属性87与来自寄存器80的存储属性值相比较，以生成一比较结果61，所生成的比较结果又由访问控制逻辑82处理，以为多路超高速缓冲存储器中的各路生成读允许信号86和写允许信号84。虽然只图示了一个比较器60，但是比较器60为多路超高速缓本文档来自技高网...

【技术保护点】
一种用于操作具有多路超高速缓冲存储器的数据处理系统的方法，该方法具有以下步骤：初始化一访问操作；响应访问操作访问多路超高速缓冲存储器；提供给多路超高速缓冲存储器一个提供的访问属性作为访问操作的一部分；把提供的访问属性与相应于多路超高速缓冲存储器的第一路的第一存储访问属性相比较；把提供的访问属性与相应于多路超高速缓冲存储器的第二路的第二存储访问属性相比较；根据提供的访问属性是否与第一存储访问属性匹配，选择性地激活多路超高速缓冲存储器的第一路；根据提供的访问属性是否与第二存储访问属性匹配，选择性地激活多路超高速缓冲存储器的第二路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：威廉C莫耶，
申请(专利权)人：自由度半导体公司，
类型：发明
国别省市：US[美国]