执行中断目的地重新指向的机制制造技术

本发明专利技术的一个实施例包括一个结合计算机系统一起使用的设备（１０），例如桥路。该设备包括远端优先权获取逻辑（３２），用来保存任务优先权数据，表示计算机系统中可供最低优先权中断目的地仲裁（ＬＰＩＤＡ）使用的每个处理器ＰＯ的任务优先权。该设备还包括最低优先权逻辑（４２），用来执行ＬＰＩＤＡ以便选择计算机系统中哪个处理器来根据远端优先权获取逻辑（３２）的内容接收中断消息。本发明专利技术的另一个实施例包括多处理器系统，具有处理器和被耦合到处理器（Ｐ０，Ｐ１，Ｐ２，Ｐ３）的处理器总线（１８）。该系统包括远端优先权获取逻辑（３２），用来保存任务优先权数据，表示在处理器是可供最低优先权中断目的地仲裁（ＬＰＩＤＡ）使用时的处理器的任务优先权。系统还包括最低优先权逻辑（４２），用来执行ＬＰＩＤＡ，以便选择处理器（Ｐ０，Ｐ１，Ｐ２，Ｐ３）来根据远端优先权获取逻辑（３２）的内容接收中断消息，该中断消息是通过处理器总线（１８）被提供给处理器的。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及计算机，更具体地，涉及可以在计算机系统中执行中断目的地重新指向的机制。
技术介绍
处理器，诸如由Intel公司制造的Pentium_(奔腾)处理器和Pentium_Pro(奔腾领先)处理器，常常被使用在多-处理器系统中。各种装置(包括输入和/或输出(I/O)装置)和其它处理器可以设法中断一个处理器。为了中断一个处理器，I/O装置提供一个信号给中断控制器，它又给出一个中断请求到处理器。在Pentium_处理器和Pentium_Pro处理器的情况下，中断控制器通过三线串行总线(被称为APIC(高级可编程中断控制器)总线)传送中断信息给处理器。APIC串行总线包括两条数据导线和一条时钟信号导线。Pentium_处理器和Pentium_Pro处理器包括内部APIC。该APIC包括本地屏蔽检测器，被称为任务优先权寄存器(TPR)，它具有8比特，用来分配多达256个优先权状态，虽然某些状态被保留。TPR的内容被改变，以反映由处理器执行的任务的优先权级别。最低优先权中断是这样的中断，虽然它被指向到特定的处理器，但它可以被重新指向到一组处理器中的其TPR中具有最低优先权的处理器。仲裁处理涉及到比较在仲裁时参与的每个处理器的TPR的8比特。每个处理器的比特以一次一个比特地被发送到APIC总线上(该APIC总线以漏极开路装置被连接到每个处理器)，从最高位(MSB)开始。这些比特在APIC总线上被倒相，以使得低电压(0)比起高电压(1)具有更高的优先权。首先，在仲裁时参与的每个处理器的TPR的MSB被发送到APIC总线上。如果，任何处理器在APIC总线上发送出低电压，则该总线被拉低。如果总线被拉低，发送出高电压的处理器发现有另一个具有更低优先权的处理器。如果另一个处理器具有更低优先权，则该处理器丢弃不考虑。然后，来自每个其余处理器的TPR的第二MSB被发送到APIC总线上。如果一个处理器给出高电压作为第二MSB，但总线被拉低，则该处理器丢弃不考虑。每个其余处理器的第三MSB和以后的第四MSB以同样的方式被发送到APIC总线上等等，直至最低位(LSB)为止。如果在所有8个比特都已发送后，两个或两个以上的处理器具有相等的优先权，则具有最低的本地APIC识别(ID)号的处理器被选择来接收中断矢量。在电源接通时，分配本地APIC ID号。APIC串行总线有一定缺点。首先，串行总线在中断控制器(例如，3.3伏)和处理器(例如，2.5或1．8伏)之间的电压定标方面是很差的。很难在这样的全然不同的电压之间连接的处理器中提供晶体管。由于处理器核心的电压随着新的一代处理器而降低，问题将甚至更严重。第二，处理器核心的频率(例如，常常远大于200MHz)比起APIC串行总线的频率(例如，16MHz)大得多。由于处理器频率增加，问题将甚至更严重。很难在这样的全然不同的频率之间连接。因为信号是互相无关的，问题就更大。第三，APIC总线相当慢。在某些实施方案中，传递一个中断需要化费大约2到3微秒。因为使用更多的I/O扩展功能，串行总线传递中断的速度变成为很有限的。本专利技术的目的是克服或减小APIC串行总线的上述的一个或多个问题的影响。专利技术概要本专利技术的一个实施例包括一个结合计算机系统一起使用的设备。该设备包括远端优先权获取逻辑，以便保持任务优先权数据，表示计算机系统中可供最低优先权中断目的地仲裁(LPIDA)使用的每个处理器的任务优先权。设备还包括最低优先权逻辑，以便执行LPIDA来选择计算机系统中哪个处理器来根据远端优先权获取逻辑的内容接收中断消息。本专利技术的另一个实施例包括多处理器系统，具有处理器和被耦合到处理器的处理器总线。该系统包括远端优先权获取逻辑，用来保存任务优先权数据，表示在处理器是可供最低优先权中断目的地仲裁(LPIDA)使用时的处理器的任务优先权。系统还包括最低优先权逻辑，用来执行LPIDA，以便选择处理器来根据远端优先权获取逻辑的内容接收中断消息，该中断消息是通过处理器总线被提供给处理器的。附图简述从下面给出的详细说明和从本专利技术的实施例的附图，将更全面地了解本专利技术，然而，不应当把本专利技术限制于所描述的具体实施例，它们只是用于说明和了解本专利技术。附图说明图1是表示包括用于把中断指向到最低优先权处理器的最低优先权逻辑的多处理器系统的方框图。图2是表示图1的系统的处理器的一个实施例的某些细节的例子的方框图。图3是表示图1的远端优先权获取逻辑和最低优先权逻辑的一个实施例的某些细节的例子的方框图。图4显示了图3的远端优先权获取逻辑中的远端任务优先权寄存器(RTPR)的一个实施例。图5是表示被包括在用于把中断指向到最低优先权处理器的桥路中的中断检测逻辑、远端优先权获取逻辑、和编码/译码逻辑的多处理器系统的一个实施例的方框图。图6是表示类似于图5的、附加有APIC串行总线的多处理器系统的方框图。图7显示了用于RTPR更新的两个阶段的特定周期。优选实施例详细说明参照图1，多处理器系统10包括通过处理器总线18连接的处理器P0，P1，P2，和P3。在某些实施例中，处理器总线18被称为前端总线。本专利技术可以结合具有大于或小于四个处理器的系统一起使用。处理器P0，P1，P2，和P3分别包括中断控制逻辑22，24，26，和28，它们包括表示任务优先权的任务优先权指示，它是实行中断的优先权级别。作为一个例子，任务优先权指示可以是一个8比特的数。典型地，如果中断优先权低于处理器的任务优先权寄存器中的数值，则处理器将不对该中断采取行动。远端优先权获取逻辑32保存有任务优先权数据，这些数据是处理器P0，P1，P2，和P3中可供最低优先权中断目的地仲裁(LPIDA)使用的那些处理器的任务优先权的指示。例如，任务优先权数据可以是处理器P0，P1，P2，和P3中的一个或多个处理器的任务优先权的指示的4个MSB。正如这里使用的，术语“远端”是指在处理器以外。在一个实施例中，远端优先权获取逻辑32也保存有任务优先权数据，这些数据是处理器P0，P1，P2，和P3中不可供LPIDA使用的、但运行在系统10中的那些处理器的任务优先权的指示。任务优先权数据可以在远端优先权获取逻辑32中被如下地组合。表示处理器P0，P1，P2，和P3中的一个或多个处理器的任务优先权的信号由处理器提供给处理器总线18。编码/译码逻辑36对来自处理器总线18的这些信号进行译码，以及把由此得到的信号通过导线38提供给远端优先权获取逻辑32。在处理器总线18、导线38与远端优先权获取逻辑32的比特之间不一定是一对一的对应关系。例如，比特可以被倒相。包括最低优先权中断消息的写循环信号通过导线46被最低优先权逻辑42接收。最低优先权逻辑42通过使用远端优先权获取逻辑32中的任务优先权数据执行LPIDA，以选择处理器P0，P1，P2，和P3中的一个处理器接收中断。中央代理器44包括编码/译码逻辑36、远端优先权获取逻辑32、和最低优先权逻辑42。重新指向的中断消息通过导线48被提供给编码/译码逻辑36。处理器P0，P1，P2，和P3具有识别号，例如APIC ID。APIC ID可以在电源接通或复位时被提供。最低优先权逻辑42提供选择的APICID号连同中断消息。中断消息通过编码/译码逻辑36本文档来自技高网...

【技术保护点】
一种结合计算机系统一起使用的设备，该设备包括： 远端优先权获取逻辑，用来保存任务优先权数据，表示计算机系统中可供最低优先权中断目的地仲裁（ＬＰＩＤＡ）使用的每个处理器的任务优先权；以及 最低优先权逻辑，用来执行ＬＰＩＤＡ，以便选择计算机系统中哪个处理器来根据远端优先权获取逻辑的内容接收中断消息。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：SS帕洛维斯基，DG刘，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]