在处理器之间同步传输数据的方法技术

一个第一处理器对一个第二处理器的存取是通过一个二进制存取信号（ｔｒｓ）指示的，通过所述第二处理器的一个时钟信号（ｔｑｑ）的扫描脉冲波前缘（ｆ１１－ｆ１３）对所述存取信号进行扫描。第一处理器的主频高于第二处理器的主频，进行存取时，通过一个匹配逻辑电路产生一个新的二进制存取信号（ｔｒｓ＊），其存取状态（ｔｒｓ＊”）位于时钟信号（ｔｐｑ）的至少一个扫描脉冲波前缘（ｆ１２）的范围内。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种在至少两个处理器之间同步传输数据的方法，其中一个第一处理器对一个第二处理器的存取是通过一个二进制存取信号指示的，该存取信号为进行存取的指示，从一个用于所述存取处理器的时钟信号的时钟周期的第一状态转换到一个第二状态，即存取状态。通过所述第二处理器的一个时钟信号的扫描脉冲波前缘对所述存取信号进行扫描，识别出所述存取状态后，从第二处理器出发执行对应于存取方式所必需的操作，并且在所述第二处理器对操作执行完毕后，通过一个二进制确认信号，向所述存取处理器指示该操作，所述确认信号从一个用于特定时间长度的第一状态转换到一个第二状态，即确认状态，其中的确认信号通过所述存取处理器对时钟信号的扫描脉冲波前缘进行扫描，并且在识别出所述确认状态后结束存取。这样一种由具有不同时钟频率处理器组成的电路例如用在本申请人的电子式数字选择系统(“EWSD”)中的所谓矩阵控制器组件上。所述EWSD被分成不同的子系统，其中最重要的子系统如下(参见“远程通信技术”，Otfried Georg，施普林格出版社1996，317至318页，以及“数字中继系统EWSD”，Langner K．，Bevier W．，2／3，93，德国远程通信教材46∶48-60／110-125)·所谓的数字用户单元(DLU“数字用户线设备”)，·用于连接用户线路和连接线路的接口组(LTG“线路／中继线群”)，·所谓的数字耦合网(SN，“交换网络”)用于连接的建立，·用于控制中央信号发送通道网络的功能单元(CCNC“共用通道信号网络控制”)，以及·一个配位处理器(CP，“配位处理器”)，用于流量引导，分区，备份切换等，属于CP的还有用于操作和维护的本地装置。所述矩阵控制器组件是数字耦合网的中心组成部分。该组件的主要任务是，通过一个具有8192MHz时钟频率的HDLC线路(“高级数据链路控制规程”)对来自／通向一个所谓通信分线器的命令进行处理，在对所述通信分线器的参考时钟进行监视以及在对由8个矩阵模块组件MATM的控制中，采用具有2048MHz时钟频率的HDLC线路。所以矩阵模块控制器组件用于将这8个矩阵模块组件组成的耦合矩阵连接到EWSD中继站的控制装置上，其中通过所述耦合矩阵实现用户连接的接通。迄今为止，为实现矩阵控制器组件的任务，例如为实现HDLC接口，采用一种由一个处理器以及由一个与HDLC接口数量相等的HDLC控制器器件组成的组件。与此相比，所述矩阵控制器组件例如使用了一个具有50MHz时钟频率以及两个分别具有25MHz时钟频率的处理器组成的组件，其优点是所述HDLC接口的实现方式简单、成本低。较高时钟频率处理器通过HDLC接口以8192MHz与通信分线器相连，所述两个较低时钟频率处理器分别具有4个2048MHz的HDLC接口，通过该接口可与所述矩阵模块器件相连。在具有不同主频处理器的协同工作中，当然会产生问题，当较高时钟频率处理器进行一次存取时，例如一次在较低时钟频率处理器的寄存器中进行写／读取时，由于时钟频率不同的缘故，较低时钟频率的处理器不能识别进行存取操作的处理器的存取信号的存取状态，所以不能产生动作。本专利技术的任务是，提供一种方法，使得具有不同时钟频率处理器之间的通信能够同步实现。以上任务通过本专利技术所述方法得到解决，该方法的特征是，对一个具有较高时钟频率的第一处理器进行存取时，通过一个匹配逻辑电路，从所述存取处理器的至少一个输出信号中产生一个新的二进制存取信号，用于具有较低时钟频率的第二处理器，该处理器的信号波形的构成方式是，其存取状态位于第二处理器的时钟信号的至少一个扫描脉冲波前缘的范围内。通过本专利技术所述方法产生了一个新的存取信号，其中的信号波形构成方式是，所述存取状态位于被执行存取操作的处理器的一个扫描脉冲波前缘的范围内。所述具有较低时钟频率的处理器可发生动作，并且在不同时钟频率处理器之间可建立通信和数据交换。在一种有利的方法中，使用了一个匹配逻辑电路，它由至少一个可逻辑编程的器件构成。采用这样一种可逻辑编程的器件，例如PLD(“可编程逻辑器件”)或者EPLD(“可擦写可编程逻辑器件”)，可实现所述矩阵控制器组件的紧凑设计结构以及降低这种组件的制造成本。在一种经过试验的方法中，所述新的存取信号是从所述存取处理器的一个二进制芯片选择信号中产生的，该信号在存取时从一个用于至少所有存取时间的一个第一状态转换到一个第二状态。通过使用芯片选择信号可将实现开销维持在相对较小的程度上。这样便能够通过第二处理器的时钟信号可靠地识别出存取状态，所述新的存取信号具有一个存取时间，它相对于初始存取信号进行了延时，使存取状态至少位于第二处理器的时钟信号的一个上升脉冲波前缘的范围内。此外，所述新的存取信号是在考虑了第二处理器的时钟信号的情况下产生的，其中的存取时间至少等于第二处理器的时钟的周期。为了可靠地识别出存取状态，一种有利的方案是，从所述新的存取信号的第一状态转换到存取状态时，相对于初始存取信号发生时间延迟，使所述存取状态位于第二处理器的时钟信号的一个扫描脉冲波前缘的范围内。另外，在一个基本上实用的方法中，至少在具有较高时钟频率的处理器向具有较低时钟频率的处理器进行写入存取的情况中，通过所述匹配逻辑电路，从所述初始确认信号中产生一个新的二进制确认信号，其中其确认状态的起点相对于初始确认状态的起点产生时间延迟，使得第一处理器的时钟信号的一个较迟的扫描脉冲波前缘作为初始确认状态的确认状态起点后面的第一个扫描脉冲波前缘位于新的确认信号的确认状态范围内。所述确认状态的延迟由于以下原因是必要的，具有较低时钟频率的处理器例如要将数据写入其寄存器之一中时，将在一条总线内产生一定的持续时间，所述总线将处理器相互连接在一起，所以使用初始确认信号将无法保证以上操作。根据一个具体的方法，所述新的确认信号的确认状态和初始确认信号的确认状态相比，滞后一个周期接入，该周期是具有较低时钟频率的处理器的时钟信号的时钟周期。下面对照附图所示的有利的实施例对本专利技术作进一步的说明，但该实施例并不对本专利技术构成限制。附图说明图1表示由三个处理器组成的矩阵控制器组件的示意图，图2表示一个初始存取信号和一个新产生的存取信号的信号波形图，图3表示一个初始确认信号和一个新产生的确认信号的信号波形图，图4表示一个新的存取信号的发生电路，图5表示一个在具有较高时钟频率的处理器方向上的新的存取信号的发生电路，图6表示一个用于进行确认信号的方向转换的电路。图1表示一个矩阵控制器组件MAT，它由三个处理器PQC，QC1、QC2组成。所述处理器PQC在所述实施例中的时钟频率fpq为49，152MHz，两个处理器QC1、QC2的半频时钟频率fqq为24，576MHz。所述处理器PQC具有一个时钟频率为8，192MHz的HDLC接口，每个处理器QC1、QC2具有4个时钟频率为2，048MHz的HDLC接口。所述处理器PQC的时钟信号tpq和处理器QC1、QC2的时钟信号tqq在图2和图3中是作为时间t的函数表示的。具有较高时钟频率的处理器PQC一方面与两个具有较低时钟频率的处理器QC1、QC2有直接的电气连接，另一方面它与两个处理器QC1、QC2还通过一个可逻辑编程的器件LGK实现电气连接。所述处理本文档来自技高网...

【技术保护点】
在至少两个处理器（ＰＱＣ，ＱＣ１，ＱＣ２）之间同步传输数据的方法，其中.一个第一处理器（ＰＱＣ）对一个第二处理器（ＱＣ１，ＱＣ２）的存取是通过一个二进制存取信号（ｔｒｓ）指示的，该存取信号为进行存取的指示，在一个用于所述存取处理器（ＰＱ Ｃ）的时钟信号（ｔｐｑ）的时钟周期持续时间（Ｔｐｑ）内从第一状态（ｔｒｓ’）转换到一个第二状态，即存取状态（ｔｒｓ”），.通过所述第二处理器（ＱＣ１，ＱＣ２）的一个时钟信号（ｔｑｑ）的扫描脉冲波前缘（ｆ１１－ｆ１３）对所述存取信号（ｔｒ ｓ）进行扫描，.识别出所述存取状态（ｔｒｓ”）后，从第二处理器（ＱＣ１，ＱＣ２）出发执行对应于存取方式所必需的操作，.通过所述第二处理器（ＱＣ１，ＱＣ２）对操作执行完毕后，通过一个二进制确认信号（ｔａｓ），向所述存取处理器（ＰＱＣ） 指示该操作，所述确认信号从一个用于特定时间长度（Ｔａｓ）的第一状态（ｔａｓ’）转换到一个第二状态，即确认状态（ｔａｓ”），其中的确认信号（ｔａｓ）通过所述存取处理器（ＰＱＣ）的时钟信号（ｔｐｑ）的扫描脉冲波前缘（ｆｆ１－ｆｆ７）被该处理器扫描，并且在识别出所述确认状态（ｔａｓ”）后结束存取，其特征在于，对一个具有较高时钟频率的第一处理器（ＰＱＣ）进行存取时，通过一个匹配逻辑电路，从所述存取处理器（ＰＱＣ）的至少一个输出信号（ｃｓ１）中产生一个新的二进制存取信号（ｔｒｓ ＊），用于具有较低时钟频率的第二处理器（ＱＣ１，ＱＣ２），该处理器的信号波形的构成方式是，其存取状态（ｔｒｓ＊”）位于第二处理器（ＱＣ１，ＱＣ２）的时钟信号（ｔｐｑ）的至少一个扫描脉冲波前缘（ｆ１２）的范围内。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：W艾格纳，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]