非整数除频装置制造方法及图纸

一种非整数除频装置，用以将输入的时钟讯号除以一非整数的数以提供主机板所需的各种时钟讯号。其包括：第一时钟讯号边缘产生电路是依据输入时钟产生复数个第一边缘讯号，第二时钟讯号边缘产生电路是依据有相位差的输入时钟产生复数个第二边缘讯号，时钟讯号合成电路依据复数个第一边缘讯号与复数个第二边缘讯号产生目标时钟讯号；因所使用的输入时钟讯号频率较低，因此大大降低了设计高频锁相环路的困难度。因低频锁相环路噪声较小，消耗功率少，整体电路的性能受外界影响的程度也较小。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种非整数除频装置，且特别是有关于一种将输入的时钟除以非整数以得到电路板所需的各种时钟的非整数除频装置。由于半导体技术的大幅进步，使得近代电脑的运作速度越来越快，中央处理单元(central process unit,CPU)是个人电脑(personal computer,PC)的心脏，而时钟(clock)是中央处理单元能否正常运作的关键。在个人电脑中同时拥有几个不同的时钟，是极有可能的，同时也是目前的标准，每一个时钟都有其不同的用途。其中最著名的时钟便是中央处理单元的内部时钟。此即为经常听到的266MHz(或300MHz、350MHz、400MHz及450MHz等)。其代表了个人电脑中最快的元件的运作速度。在今日，除了中央处理单元内部核心以这种速度运作之外，几乎没有其他的元件是在这种速度下运作的。从中央处理单元到主存储器的总线(bus)，通常以中央处理单元时钟的几分之一运作着。也就是说，实际控制速度的时钟电路是在中央处理单元外部的主机板(motherboard)上，而中央处理单元则以外部时钟的数倍速度同步进行工作。在主机板中中央处理单元必须透过输入/输出总线(I/O bus)才可与外界的周边装置连接，而一般工业结构标准(ISA)输入/输出总线并无法以高于8.33MHz的速度运作。这个讯号是由与主存储器相同时钟66MHz除以8所获得的，ISA时钟速度需要以这种缓慢的速度，以确保所有老旧的ISA扩充卡可以在最新的个人电脑上正确的运作。现在的个人电脑又多了一个以上的扩充I/O总线，而这些总线的速度比ISA总线快很多，不过还是无法和主存储器的速度相比，在今日的个人电脑中，周边装置互连(peripheral component interconnection,PCI)总线可以在33MHz的速度下运作，也就是主存储器时钟速度的一半或三分之一。现今的集成电路(IC)上皆有一锁相环路(phase-lockloop,PLL)，以提供个人电脑所需的各种频率时钟。又由于如今电路的复杂度，操作时的复杂度，操作时的各种时钟可能不是整数倍的关系，例如，同一颗集成电路(IC)内可能需要用到66MHz,100MHz,133MHz的时钟。使用锁相环路来产生集成电路内所需的各种频率时钟是最经济的方法，也就是经过除频的动作，使锁相环路振在固定频率，而得到多个时钟输出。在目前支援先进绘图端口(Advanced Graphic Port,AGP)4X模式的集成电路中，时钟的要求从266MHz开始。若以整数除频来制作，则锁相环路必须振在800MHz，以同时得到266MHz(800MHz/3=266MHz)，200MHz(800MHz/4),133MHz(800MHz/6),100MHz(800MHz/8)及66MHz(800MHz/12)。如此将提高设计高频锁相环路的困难度，且功率消耗也会增加。本专利技术提供一种将输入时钟讯号除以非整数的非整数除频装置，使锁相环路振在400MHz即可得到上述各种频率的时钟，如266MHz(400MHz/1.5=266MHz),200MHz(400MHz/2),133MHz(400MHz/3),100MHz(400MHz/4)及66MHz(400MHz/6)等，大大降低了设计高频锁相环路的困难度，且因低频的锁相环路噪声比较小，消耗的功率也较少，整体电路的效能(performance)受外界影响的程度也较小。本专利技术提供一种非整数除频装置，其至少包括三种输出入时钟，分别为输入时钟、相移(phase shift)的输入时钟与目标时钟(target clock)讯号。此种非整数除频装置至少包括第一时钟讯号边缘(edge)产生电路、第二时钟讯号边缘产生电路以及时钟讯号合成电路。第一时钟讯号边缘产生电路是依据输入时钟产生复数个第一边缘讯号，其至少包括正缘触发的环型计数器所产生的讯号A的上升缘(rising edge)ar与负缘触发的环型计数器所产生的讯号A的下降缘(falling edge)af等讯号。此种非整数除频装置所包括的第二时钟讯号边缘产生电路，其输出接至时钟讯号合成电路，其输入接至相移的输入时钟，此第二时钟讯号边缘产生电路是依据输入相移时钟产生复数个第二边缘讯号，其至少包括正缘触发的环型计数器所产生的讯号B的上升缘(rising edge)br与负缘触发的环型计数器所产生的讯号B的下降沿(falling edge)bf等讯号。此种非整数除频装置所包括的时钟讯号合成电路，其输入讯号连接至第一时钟讯号边缘产生电路与第二时钟讯号边缘产生电路的输出讯号，其至少包括第一“异”门，连接至第一时钟讯号边缘产生电路，依据讯号A的上升缘ar及讯号B的下降缘bf产生目标时钟的第一个工作周期(duty cycle)讯号；第二“异”门，连接至第二时钟讯号边缘产生电路，依据讯号A的下降缘af及讯号B的上升缘br产生目标时钟的第二个工作周期讯号；以及“或”门，连接至第一“异”门与第二“异”门的输出端，依据第一“异”门的第一个工作周期讯号与第二“异”门的第二个工作周期讯号合成目标时钟讯号。由于使用本专利技术的一种非整数除频装置，主机板的锁相环路可使用较低的400MHz时钟讯号即可得到各种频率的时钟，如266MHz,200MHz,133MHz,100MHz及66MHz等，大大降低了设计高频锁相环路的困难度，且因低频的锁相环路噪声比较小，消耗的功率也较少，整体电路的效能(performance)受外界影响的程度也较小。依照本专利技术的一较佳实施例，提供一种将输入时钟讯号除以非整数的时钟产生电路，包括振荡器、第一时钟讯号边缘产生电路、第二时钟讯号边缘产生电路以及时钟讯号合成电路。其中振荡器产生输入时钟讯号及同频率的复数个相移时钟讯号；其中的第一时钟讯号边缘产生电路依据输入时钟讯号产生复数个第一边缘讯号。其中的第二时钟讯号边缘产生电路依据复数个相移时钟讯号之一产生复数个第二边缘讯号。其中的时钟讯号合成电路依据第一时钟讯号边缘产生电路产生的复数个第一边缘讯号及第二时钟讯号边缘产生电路产生的复数个第二边缘讯号合成目标时钟讯号。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下附图简要说明附图说明图1绘示依据本专利技术一较佳实施例的一种非整数除频装置使用振荡器产生相移输入时钟的方框示意图；图2绘示依据本专利技术一较佳实施例的一种非整数除频装置使用相移电路产生相移输入时钟的方框示意图；图3绘示依据本专利技术一较佳实施例的一种非整数除频装置的目标时钟讯号时序图；图4绘示依据本专利技术一较佳实施例的一种非整数除频装置的振荡器的接线示意图；图5绘示依据本专利技术一较佳实施例的一种非整数除频装置的第一时钟讯号边缘产生电路的正缘触发环型计数器接线示意图；图6绘示依据本专利技术一较佳实施例的一种非整数除频装置的第一时钟讯号边缘产生电路的正缘触发环型计数器的复数个边缘讯号的时序图；图7绘示依据本专利技术一较佳实施例的一种非整数除频装置的第一时钟讯号边缘产生电路的负缘触发环型计数器接线示意图；图8绘示依据本专利技术一较佳实施例的一种非整数除频装置的第一时钟讯号边缘产生电路的负缘触发环型计数器的复数个边缘讯号的时序图；图9绘示依据本专利技术一本文档来自技高网...

【技术保护点】
一种非整数除频装置，用以将频率相同的复数个输入时钟讯号转换为一目标时钟讯号，该些输入时钟讯号的ｍ个周期等于该目标时钟讯号的ｎ个周期，其中ｎ与ｍ为大于０的正整数且ｍ＞ｎ，该些输入时钟讯号的相位差为３６０°／２ｎ的整倍数，其特征是该非整数除频装置包括： 复数个时钟讯号边缘产生电路，用以依据该些输入时钟讯号产生复数个边缘讯号，该些边缘讯号的周期等于该些输入时钟讯号的２ｍ个周期，且任一个该些边缘讯号的上升缘及下降缘同步于该些输入时钟讯号其中之一的上升缘及下降缘；以及 一时钟讯号合成电路，耦接至该些时钟讯号边缘产生电路，用以依据该些边缘讯号合成该目标时钟讯号。

【技术特征摘要】

【专利技术属性】
技术研发人员：李珊珊，林志峰，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]