改进内存系统性能的页面收集器技术方案

一种３Ｄ图像数字编码方法，将传统的立体隔行扫描视频图像，经特定软件转换成为具上、下分割画面的图像后，即形成一个上半部为一左（或右）眼图像及下半部为右（或左）另一眼图像的分割画面的视频图像文件，再以ＭＰＥＧ进行数字图像数据压缩，而此上、下分割画面的视频图像压缩文件经ＭＰＥＧ播放器或ＭＰＥＧ解码器，输出至３Ｄ立体图像产生器处理后，即可让使用者戴上３Ｄ立体眼镜，在ＣＲＴ显示器上，观赏３Ｄ立体动态视频图像，而无任何闪烁现象。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术关于一计算机系统的内存存取，更具体而言，是关于一计算机系统中用以改进内存存取操作性能的页面收集器。计算机系统依靠内存系统以贮存处理器所处理的指令以及数据，内存装置的贮存容量以及速度二者都有惊人的进展。然而，内存装置的速度尚未能够跟上现行微处理器速度增加的脚步，结果导致最先进计算机系统的速度受限于数据以及指令从内存装置存取的速度。于一典型的计算机系统中，处理器经由处理器总线以及内存控制器与内存通信，典型体内存系统包括单列直插式内存模块(singlein-line memory module，SIMM)以及双列直插式内存模块(dualin-line memory module，DIMM)。内存模块典型包括一或多组(bank)并行连接的内存芯片，并于存储器组(memory bank)的每一个内存地址储存一个字符组数据。典型内存模块中存取延迟的理由之一，是每一个内存芯片包括一或多个数据线，处理数据写入至内存芯片以及从内存芯片读取数据。同样地，相对应的内存控制器包括一数据总线，处理从每一个内存芯片的数据写入以及读取，或者，内存芯片的数据总线可以直接连接到处理器数据总线的一部份。因此，每一次内存转换的存取，无论从读取操作转换至写入操作，或者从写入操作转换至读取操作，数据均以相反方向从数据总线传输。等待内存总线完成、以及可能相对应于前一次存取的内存控制器总线所需要的时间，一般称作总线反转时间(bus turn-around time)，通常延迟至少一个工作时脉周期(clockcycle)。于一典型动态随机存取内存(DRAM)之内存系统中，每一个内存芯片包含一内存存储单元(memory cell)数组，藉由水平线(行)以及垂直线(列)而互相连接。每一个内存存储单元贮存单一的位(bit)，并且藉由内存地址存取，内存地址包含索引内存数组之一列的列地址、以及索引内存数组之一行的行地址。因此，每一个内存地址指向由列地址所指定的列与由行地址所指定的行所交叉处的内存存储单元。为了要限制大小，每一个内存芯片通常只包括足够的地址接脚(pin)，以于不同的时间，也就是并非同时，指定列地址以及行地址。因此，典型的内存控制器是先传输行地址，然后传输列地址，以依序存取一内存位置。具体而言，内存地址控制器将行地址放置到内存地址总线上触发一行地址选择(row address select，RAS)信号然后将列地址放置到内存地址总线上以及触发一列地址选择(column address select，CAS)信号。为了确保适当的时间安排，内存控制器于触发RAS与触发CAS之间延迟一短暂时间，也就是RAS/CAS延迟(RAS/CAS delay)。一种被称为页面模式(page mode)的技术被开发出来，以消除连续存取相同内存行时的RAS/CAS延迟。因为大多数的程序执行本质上是连续的，程序执行常常沿着内存的一行进行。当在页面模式中时，内存控制器中的行比较器将现行存取中之内存位置的行地址，与下一次内存存取的行地址做比较，如果行地址相同，称为页面命中(page hit)，则行比较器使得内存控制器继续在现行总线周期的结束处继续触发RAS信号。由于被存取的内存是由正确的行地址所导引，新的列地址立即转移到内存，而不会有RAS/CAS延迟。另一种内存延迟，称为预充电延迟(pre-charge delay)，通常发生在每一次内存读取操作之后。一动态随机存取内存位置的内存读取，是将内存存储单元部分充电或放电、然后将内存存储单元完全再次充电或放电。预充电延迟指的是完成这些充电以及放电周期所需要的时间。预充电延迟的次数可以藉由将一记忆系统分开成为二个存储器组、以及将连续的内存位置交错(interleave)安排于这二存储器组中而降低。交错意指将连续的数据字贮存于交替的存储器组中，例如，将所有偶数地址的数据字贮存于第一存储器组，以及将所有奇数地址的数据字贮存于第二存储器组。当使用一交错的内存结构(interleaved memory architecture)来连贯读取被连贯地寻址之数据字时，第二数据字可以在当第一存储器组于第一数据字从第一存储器组读取之后预充电时，从第二存储器组读取出来。因此，预充电延迟于每一次一数据字从不同于前一次数据字所存取之存储器组的存储器组读取时被隐藏起来。虽然上述讨论的先有技术降低于内存中存取数据的延迟，然而延迟依然经常发生。特别是，从读取转换至写入时仍然会发生读取/写入转换延迟，反之亦然。RAS/CAS延迟在存取的记忆行改变时也会发生，而且于连贯读取相同的存储器组时也依然会发生预充电延迟。当一或多个内存要求同时从一图形控制器以及系统处理器提交内存请求时，情况会更加恶化。先有技术内存控制器只是利用一种轮流的优先权方法，其中能够提出内存请求的内存存取请求器在每一个内存请求之后转换，这样的轮流的优先权方法降低接收连贯读取或写入请求至相同记忆列的机会，但是增加读取/写入转换的数量以及连贯请求至相同存储器组的数目，因此增加一些情况下的内存存取延迟。通常的内存系统包括附图说明图1所例示的动态随机存取内存11，通过内存控制器15由处理器13存取。处理器13通过第一总线12发出请求至内存控制器15，而这些内存请求若非读取请求即是写入请求。内存控制器15透过第二总线14连接至动态随机存取内存11。本专利技术的页面收集器暂时保留写入请求并且传送读取请求，以便使得读取请求预先发出以增进系统性能。页面收集器置于内存控制器以及处理单元之间。页面收集器接收一连串的内存请求，并且能够保留写入请求。每一个写入请求包括一具有页面标记的地址。页面收集器包括一用以重新编排写入请求顺序的控制器，将具有相同页面的写入请求分组归类在一起。换句话说，具有相符合的行部分的写入请求被保留且分组归类在一起。所产生的重新编排过的写入请求接着被提供至内存控制器。藉助将具有相同页面的写入请求分组归类在一起，可以减少内存存取时页面丢失的不利结果。页面收集器具有三个特征以增进内存存取的性能。第一是其暂时保留写入请求并且立即通过读取请求，这使得处理器单元更早读取回数据。第二是其将写入请求分组归类至相同的页面，然后当符合一预设的标准时将它们依序传送。第三是其保持数据的连贯性，从而提供如同高速缓存那样的功能以降低内存存储单元存取的次数。图1为一简化的方框图，说明与内存控制器一起的通常内存系统。图2为说明一内存系统的方框图，一内存控制器带有一本专利技术所提供之页面收集器。图3详细说明组合有一接口电路之页面收集器。图4详细说明图3所示之收集装置。图5详细说明图4所示之缓冲器与一比较电路合作。图6显示页面收集器的控制器如何运作。本专利技术之一优选实施例如图2所示，将一独立的页面收集器24置于一处理器22与一内存控制器26之间。或者，页面收集器24的功能可以并入内存控制器26或设计于处理器22中。页面收集器24，如同以下所述会更加明显，在内存请求顺序进入内存控制器26之前重新安排其顺序，此重新安排的操作加速内存存取。尤其，页面收集器24的功能之一是尽可能久地保留写入请求，并且将读取请求尽可能快地送至内存控制器26。页面收集器24的另一功能是，使用多个缓冲器以便将写入请求分组归类至相同的页面，使得页本文档来自技高网...

【技术保护点】
一页面收集器电路，与一处理器电路以及一内存控制器电路共同工作，其特征是包括：一接口电路，分别经由一第一总线以及一第二总线连接至该处理器电路以及该内存控制器电路，该接口电路响应该第一总线上的一个内存请求信号，选择性地发出一内存请求类型信号、一地址信号以及一数据信号，且该内存请求信号选择性地包含写入请求以及读取请求；一收集装置，具有Ｎ个缓冲器，每一个缓冲器贮存Ｍ组地址信息及数据信息于其中，该收集装置选择性地比较该地址信息与该地址信号，以及选择性地输出Ｍ组中之一组地址信息以及数据信息，Ｎ为大于一的整数，Ｍ为大于一的整数；以及一控制器装置，经由一第一地址总线以及一第一数据总线连接至该接口电路，该控制器装置经由一第二地址总线以及一第二数据总线连接至该收集装置，该控制器装置响应该内存请求类型信号，并根据一预定的方法而操作，以便将从该处理器电路发出的一第一系列内存请求重新排序成一第二系列内存请求、并发出该第二系列内存请求至该内存控制器电路。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：吕忠晏，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]