总线系统中的指令传输方法技术方案

提供了一种总线系统及其指令传输方法。该指令传输方法包括：步骤（ａ）向第一从设备传输第一指令，和步骤（ｂ）根据该第一指令在数据传输完成之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令。因此，对于数据传输所必须的准备可以较快的开始，从而减少了数据总线的闲置时钟周期。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，更详细地说，本专利技术涉及一种包括有多个从设备、至少一个具有用于数据输入/输出的等待时间的从设备的总线系统，和用于该总线系统的指令传输方法。一种包括有多个主设备和多个从设备的总线系统通常采用一用于共享一指令总线目的的仲裁器。该仲裁器根据一预定的仲裁算法许可对主设备的总线控制，并且该主设备独占该总线控制，直至完成相应的数据传输为止。这里，该总线包括一地址/控制总线和一数据总线。如果从设备是一存储器，则该从设备包括一用来存储数据的存储器和一用来控制该存储装置的存储控制器。如果一指令从主设备输出到存储控制器，则在完成访问该存储装置的准备之后，存储控制器向该存储装置输出一相应的控制信号。图6的时序框图用于说明将一指令传输到一其为从设备的存储器的常规过程。图6示出了一主执行周期、一存储控制器执行周期和一存储装置执行周期。主执行周期是指从主设备向存储控制器输出一指令的瞬间开始一直到通过存储控制器主设备被告知输出指令执行完成和数据传输完成的瞬间的时间。存储控制器执行周期是指当接收到从主设备输出的指令时，在经过存储控制器的等待时间之后向存储装置输出一控制信号的瞬间和完成数据传输的瞬间之间的时间。存储装置执行周期是指在经过存储装置的等待时间之后从开始数据传输的一时间点开始直到完成数据传输的一时间点的时间。该等待时间是在存储装置或在存储控制器中用于执行一预定的准备过程所需的时间。参见图6，现在将详细说明传输一用于诸如近来在总线系统中所采用的同步DRAM(SDRAM)之类存储器的指令的过程。如果包含有诸如地址、读/写标志和突发串长度之类数据传输所必须信息的一指令被从主设备输入到其为存储控制器的SDRAM控制器中，则该SDRAM控制器从该指令中提取数据传输所必须的信息并向SDRAM输出一相应的控制信号。在完成诸如地址译码之类的预定的准备过程之后，SDRAM控制器向SDRAM输入控制信号访问预定存储体的一存储单元。当SDRAM控制器访问该存储单元时，数据被通过数据总线输出或输入。即，为了访问该SDRAM，通过SDRAM控制器的准备是必须的。当由SDRAM控制器进行准备时，实际的数据传输被延迟，这种延迟称之为等待时间。参见图6，该等待时间分为两部分一指令从主设备输出的瞬间开始直至一控制信号从从设备输出的瞬间为止的从控制器等待时间，和该控制信号从从控制器输出的瞬间开始直至数据从存储装置输出的瞬间为止的存储装置等待时间。另外，当数据传输完成时，SDRAM控制器通知主设备该指令执行完成。在由SDRAM控制器被通知执行完成之后，主设备输出一新的指令。经过上述用于准备过程的等待时间之后，由该新的指令执行想要进行的数据传输。结果，如图6所示，在诸如SDRAM之类的从设备的情况中，在相应的数据传输之前，当一指令从主设备输出时的一时间点开始在数据总线上就存在有一闲置时钟周期，因此降低了数据总线访问的效率以及系统性能。为了解决上述问题，本专利技术的目的是提供一种能够通过降低数据总线闲置时钟周期而改进整个系统的性能的总线系统，及其指令传输方法。因此，为了实现上述目的，本专利技术提供了一种用于总线系统的指令传输方法，该总线系统包括有一个主设备和两个或多个从设备。根据本专利技术的指令传输方法包括向第一从设备传输第一指令的步骤(a)，和在根据第一指令完成数据传输之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令的步骤(b)。在步骤(b)之前，该方法最好还包括在完成数据传输之前的等于或小于该等待时间的一时间点第一从设备通知一相应的主设备表明数据传输完成的伪执行完成的步骤(b1)，和当接收到该伪执行完成信息时接收用于第二从装置的第二指令的步骤(b2)。该从设备包括一存储装置和一用于控制该存储装置的从控制器。步骤(a)包括向第一从控制器传输第一指令的步骤，和步骤(b)包括根据第一指令在数据传输完成之前的小于或等于等待时间的一时间点向第二从控制器传输第二指令的步骤(b′)。在步骤(b′)之前，该方法最好还包括在数据传输完成之前的小于或等于等待时间的一时间点第一从控制器通知一相应的主设备表明数据传输完成的伪执行完成的步骤(b′1)，和从接收了伪执行完成信息的相应主设备中接收用于第二从设备的第二指令的步骤(b′2)。该存储装置是一同步动态随机存取存储器(SDRAM)，和该从控制器是一SDRAM控制器。本专利技术还提供了一种在一总线系统中传输指令的方法，该总线系统包括一主设备和两个或多个从设备，并且其中至少一个从设备具有用于数据输入/输出的一等待时间。该指令传输方法包括提供最长等待时间和从每个从设备的等待时间之间的一差值的步骤(a)，从该主设备接收用于第一从设备的第一指令的步骤(b)，和在经过一等于相应于第一从设备的该差值的时间之后向第一从设备传输第一指令的步骤(c)。最好是，该方法还包括根据第一指令在数据传输完成之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令的步骤(d)。本专利技术还提供一总线系统，该总线系统包括有一个主设备和两个或多个从设备，从设备中的至少一个具有用于数据输入/输出的等待时间。该总线系统包括在根据第一指令第一从设备完成数据传输时间点之前，在小于或等于第二从设备的等待时间的一时间点用于向第二从设备传输第二指令的伪延迟器。最好是，根据第一指令在完成数据传输之前在小于或等于第二从设备的等待时间的一时间点第一从设备通知相应的主设备伪执行完成信息，和接收了伪执行完成信息的相应的主设备向该伪延迟器传输第二指令。最好是，该从设备包括一具有用于数据输入/输出的延迟时间的一存储装置，和用于控制该存储装置的一从控制器，并且伪延迟器将第一指令传输到第一从控制器，和根据第一指令在数据完成之前的小于或等于该等待时间的一时间点向第二从设备传输第二指令。最好是，根据第一指令在数据传输完成之前的小于或等于等待时间的一时间点第一从设备通知相应的主设备伪执行完成，和当接收到该伪执行完成时相应的主设备向伪延迟器传输第二指令。另外，该存储装置是一同步动态随机存取存储器(SDRAM)，和该从设备是SDRAM控制器。本专利技术还提供了一总线系统，该总线系统包括一个主设备和两个或多个从设备，其中至少一个从设备具有用于数据输入/输出的等待时间。根据本专利技术的该总线系统包括有一伪延迟器，该伪延迟器包括一用于存储相应于最长等待时间和每个从设备的等待时间之间的差值的延迟时钟周期数，该伪延迟器从主设备接收用于第一从设备的第一指令，和经过相应于存储在该存储单元的该数个延迟时钟周期之后向第一从设备传输第一指令的存储单元。最好是，该从设备包括一具有等待时间的存储装置和一用于控制该存储装置的从控制器。根据第一指令在数据传输完成之前的等待时间点第一从控制器通知相应的主设备伪执行完成，和当接收到伪执行完成信息时该相应的主设备向伪延迟器传输第二指令。本专利技术的上述目的和优点在结合附图对最佳实施例详细说明之后将变得更为清楚。附图说明图1示出了根据本专利技术最佳实施例的一总线系统图；图2的框图用于说明在主设备和一其为从设备的存储器之间传输一指令的过程；图3的框图用于说明在主设备和一其为从设备的操作器之间传输一指令的过程；图4的流程用于说明根据本专利技术的最佳实施例的一指令传输方本文档来自技高网...

【技术保护点】
一种在包括一个或多个主设备和二个或多个从设备的总线系统中传输指令的方法，该方法包括有步骤： （ａ）向第一从设备传输第一指令；和 （ｂ）在根据第一指令完成数据传输之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金镇守，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]