3780点离散傅里叶变换处理器系统及其结构技术方案

３７８０点ＤＦＴ处理器系统及其结构属于ＤＦＴ处理器技术领域，其特征在于，它含有：按运算顺序依次相连的６３点离散傅里叶变换（ＤＦＴ）模块，复数乘法器模块，行列交织处理器模块和６０点ＤＦＴ模块，其中，６３点和６０点的ＤＦＴ模块中或复数乘法器模块和行列交织器模块中各模块的相互位置可以互换；在结构上，前后面两块模块各自共用一个ＦＰＧＡ芯片，而两片ＦＰＧＡ芯片用双口ＲＡＭ相连。按运算和连接顺序，６３点ＤＦＴ模块由７点（或９点）ＤＦＴ模块→６３点ＤＦＴ素因子算法下标映射模块→９（或７点）ＤＦＴ模块构成；６０点ＤＦＴ模块也可按３×２０、４×１５、５×１２点ＤＦＴ模块作相似的分解，而１２点和１５点ＤＦＴ模块又可分别按３×４、３×５点ＤＦＴ模块分解。整个３７８０点ＤＦＴ处理器系统只需２片３０万门ＦＰＧＡ芯片，成本大为降低。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

一种3780点DFT(离散傅里叶变换)处理器系统及其结构属于DFT快速算法的硬件实现，特别涉及多载波信号DFT处理器系统
3780点DFT处理器目前仅用于清华大学提出的数字电视地面传输方案中，它采用了具有3780个子载波的正交频分多载波调制技术。它采用的3780点DFT模块在样机中是用3片40万门FPGA来实现的，硬件资源消耗大，成本较高，其原因在于3780点DFT是是这样计算的首先把3780点DFT分解为3点DFT和1260点DFT，通过3×1260的行列交织处理和旋转因子乘法相合成起来；其中1260点DFT又分解为3点DFT和420点DFT，通过3×420的行列交织处理和旋转因子乘法予以合成；其中420点DFT又分解为4点DFT和35点DFT，通过4×35的行列交织处理和旋转因子乘法予以合成；其中35点DFT又分解为5点DFT和7点DFT，通过5×7的行列交织处理和旋转因子乘法合成起来。计算过程中的硬件消耗除了小点数DFT计算单元外，使用了总计为3780+1260+420+35＝5635个复数字的存储空间作行列交织，和5个旋转因子乘法器即复数乘法器，它相当于20个实数乘法器和总计为5635个复数字的旋转因子系数存储器。其系统结构方框图见附图说明图1。本专利技术提出的3780点DFT处理器系统，其特征在于 按照下述箭头所示的运算和连接顺序，它采用以下系统中的任何一种(1)63点DFT模块→复数乘法器模块→行列交织处理器模块→60点DFT模块；(2)63点DFT模块→行列交织处理器模块→复数乘法器模块→60点DFT模块；(3)60点DFT模块→复数乘法器模块→行列交织处理器模块→63点DFT模块；(4)60点DFT模块→行列交织处理器模块→复数乘法器模块→63点DFT模块；其中，63点和60点DFT模块是一种将按小点数的7、9点或3、4、5点进行分解的DFT模块。本专利技术提出的3780点DFT处理器系统的结构，其特征在于按照上述箭头所示的运算和连接顺序，在上述任何一种系统中，前面两模块共用一个芯片FPGA，后面两模块共用另一个芯片FPGA，中间用双口RAM连接。其中，所述的63点DFT模块按下述箭头所示的运算和连接顺序，它采用以下模块结构中的任何一种(1)7点DFT模块→63点DFT的素因子算法的下标映射模块→9点DFT模块；(2)9点DFT模块→63点DFT的素因子算法的下标映射模块→7点DFT模块。所述的60点DFT模块按下述箭头所示的运算和连接顺序，它采用以下模块结构中的任何一种(1)3点DFT模块→60点DFT的素因子算法的下标映射模块→20点DFT模块(2)20点DFT模块→60点DFT的素因子算法的下标映射模块→3点DFT模块；(3)4点DFT模块→60点DFT的素因子算法的下标映射模块→15点DFT模块；(4)15点DFT模块→60点DFT的素因子算法的下标映射模块→4点DFT模块；(5)5点DFT模块→60点DFT的素因子算法的下标映射模块→12点DFT模块；(6)12点DFT模块→60点DFT的素因子算法的下标映射模块→5点DFT模块。所述的12点DFT模块按下述箭头所示的运算和连接顺序，它采用下述模块结构中的任何一种(1)3点DFT模块→12点DFT的素因子算法的下标映射模块→4点DFT模块；(2)4点DFT模块→12点DFT的素因子算法的下标映射模块→3点DFT模块。所述的15点DFT模块按下述箭头所示的运算和连接顺序，它采用下述模块结构中的任何一种(1)3点DFT模块→15点DFT的素因子算法的下标映射模块→5点DFT模块；(2)5点DFT模块→15点DFT的素因子算法的下标映射模块→3点DFT模块。所述的20点DFT模块按下述箭头所示的运算和连接顺序，它采用下述模块结构中的任何一种(1)4点DFT模块→20点DFT的素因子算法的下标映射模块→5点DFT模块； (2)5点DFT模块→20点DFT的素因子算法的下标映射模块→4点DFT模块。使用证明它达到了设计目的。图2～图5本专利技术提出的四种不同的3780点DFT处理系统的结构框图。图6～图7本专利技术提出的2种不同的63点DFT模块的结构框图。图8～图13本专利技术提出的6种不同的60点DFT模块的结构框图。图14～图15本专利技术提出的2种不同的12点DFT模块的结构框图。图16～图17本专利技术提出的2种不同的15点DFT模块的结构框图。图18～图19本专利技术提出的2种不同的20点DFT模块的结构框图。图20本专利技术提出的一种3780点DFT处理系统的系统电路原理框图。图21本专利技术提出的一种3780点DFT处理系统的硬件结构图。图22本专利技术提出的DFT素因子算法的下标映射模块的电路原理框图。图23本专利技术提出的3、5、7、9点中任何一个点数的DFT模块的电路原理框图。请见图6～图7现以7点DFT模块→63点DFT素因子算法的下标映射模块→9点DFT模块这一63点DFT模块为例对其运算步骤进行说明(1)输入数据先进行7点DFT运算；(2)对经过步骤(1)的数据用63点DFT素因子算法的下标映射模块进行数据行列重排；(3)对经过步骤(2)重排的数据进行9点DFT运算。请见图8～图13其各种模块结构的运算步骤与63点DFT模块的相似，不再重述。请见图14～图15，图16～图17以及图18～19，其各种子模块结构的运算步骤也和63点DFT模块的相似，不再重复。请见图20这是一种63点DFT模块→行列交织处理器模拟→复数乘法器模块→60点DFT模块构成的系统的电路原理框图，其他的系统与其相似。其中63点DFT模块的模块结构为7点DFT模块→63点DFT素因子算法的下标映射模块→9点DFT模块；60点DFT模块的模块结构为3点DFT模块→15点DFT素因子算法的下标映射模块→5点DFT模块→60点DFT素因子算法的下标映射模块→4点DFT模块。请见图21这是本专利技术的DFT处理器系统的硬件结构图。63(或60)点DFT模块和行列交织处理模块中含有的读写地址和读写控制信号产生电路共用一个芯片FPGA，复数乘法器模块含有复数法器和输出端和上述复数乘法器相连的旋转因子系数存储器，上述复数乘法器模块和60(或63)点DFT模块共用另一个芯片FPGA，它们的型号都是VirtexE XCV300E。两块FPGA之间用一个型号为MCM69D618TQ6的双口RAM相连。N个待变换数据的每个数据经1～M条数据线DATA输入63点DFT单元，后者把63点DFT运算结果经1～M条数据线DATA和读写地址和读写控制信号产生电路写入双口RAM。它是在后者写命令WR控制下通过双口RAM的1～14个地址线ADDR写入214个地址单元中的。然后，在读写地址和读写控制信号产生电路的读命令RD控制下，从214个地址中把1～N个数据经数据线DATA读出送往复数乘法器，上述复数乘法器在控制信号下从旋转因子存储器中取出1～N个旋转因子ROTATOR后使两者作复数乘法，把1～N个乘积数据经复数乘法器1～M条数据线DATA送往60点DFT模块作60点DFT运算，其结果作为变换后数据共1～N个由数据线DATA输出。图22是下标映射模块的电路原理框图。它含有输入/出端分别与1～本文档来自技高网...

【技术保护点】
一种３７８０点ＤＦＴ（离散傅里叶变换）处理器系统含有ＤＦＴ模块，复数乘法器模块和行列交织处理器模块，其特征在于：按照下述箭头所示的运算和连接顺序，它采用以下系统中的任何一种： （１）６３点ＤＦＴ模块→复数乘法器模块→行列交织处理器模块→６０点ＤＦＴ模块； （２）６３点ＤＦＴ模块→行列交织处理器模块→复数乘法器模块→６０点ＤＦＴ模块； （３）６０点ＤＦＴ模块→复数乘法器模块→行列交织处理器模块→６３点ＤＦＴ模块； （４）６０点ＤＦＴ模块→行列交织处理器模块→复数乘法器模块→６３点ＤＦＴ模块； 其中，６３点和６０点ＤＦＴ模块是一种将按小点数的７、９点或３、４、５点进行分解的ＤＦＴ模块。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨知行，胡宇鹏，潘长勇，杨林，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]