数据处理设备、操作数据处理设备的方法及将程序编译成指令序列的方法技术

描述一种数据处理设备，至少包括一个主控制器（１）、包括从控制器（２０）的第一功能单元（２）和第二功能单元（３），功能单元（２，３）共享公用存储器（１１），设备被编程用于执行第一功能单元（２）的指令，指令的执行涉及第一功能单元（２）的输入／输出操作，其中，在所述执行期间，第二功能单元（３）处理第一功能单元（２）的输出数据，和／或在所述执行期间，第二功能单元（３）生成输入数据。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数据处理设备。本专利技术还涉及操作数据处理设备的方法。本专利技术还涉及。现代信号处理系统被设计成支持多种标准并提供高性能。多媒体和电信是可找到此类组合要求的典型领域。对高性能的需求产生了可包括专用硬件加速器的体系结构。在HW/SW共同设计共同体中，“映射”是指将应用程序的功能分配到由可获得的硬件部件执行的一组操作的问题。操作可按照其复杂性安排成两组细粒(fine-grain)和粗粒(coarse-grain)操作。细粒操作的示例有加、乘和条件转移。它们在几个时钟周期中执行，且一次仅处理少数输入值。粗粒操作处理更加多的数据，并执行更复杂的功能，诸如FFT蝶(FFT-butterfly)、DCT或复数乘法。执行粗粒操作的硬件部件的特征在于具有从几个周期到几百个周期不等的等待时间。另外，所述部件使用和产生的数据并不集中于粗粒操作的结束与开始时。相反地，来自所述部件以及传送到所述部件的数据分布于整个粗粒操作执行过程中。因此，功能部件根据输入输出行为展示(复杂)时形(timeshape)。根据操作的粒度(粗度)，体系结构可分组到两个不同类别中，即处理器体系结构和异种多处理器体系结构，定义如下-处理器体系结构该体系结构包括诸如ALU和乘法器的功能部件(FU)的异种集。在此环境中的典型体系结构是多用途CPU和DSP体系结构。其中的一些体系结构，诸如VLIW和超标量体系结构，可具有并行执行的多个操作。FU执行细粒操作，数据一般具有“字”的粒度。-异种多处理器体系结构该体系结构包括通过总线连接的专门的专用指令集处理器(ASIP)、ASIC和标准DSP以及CPU。硬件执行诸如256输入FFT的粗粒操作，因而数据具有“字组”粒度。在此环境中，操作经常被视为任务或处理。上述两种体系结构方法始终是分开的。本专利技术的目的是提供一种数据处理设备，其中(协)处理器作为FU嵌入在VLIW处理器数据路径中，其中VLIW处理器可具有FU，该FU执行具有不同等待时间的操作并同时在多种数据粒度下操作。本专利技术的另一目的是提供一种操作这样的数据处理设备的方法。本专利技术的另一目的是提供一种用于，它有效地调度细粒和粗粒操作的混合，使调度长度(schedule’s length)和VLIW指令宽度最小。按照本专利技术的数据处理设备至少包括主控制器、第一功能单元和第二功能单元，第一功能单元包括从控制器，功能单元共享公用存储器，所述设备被编程用于执行第一功能单元的指令，所述指令的执行包括第一功能单元的输入/输出操作，其中，在所述执行期间由第二功能单元来处理第一功能单元的输出数据，和/或在所述执行期间由第二功能单元生成输入数据。例如，第一功能单元是专用指令集处理器(ASIP)、ASIC、标准DSP或CPU。第二功能单元一般执行细粒操作，诸如ALU或乘法器。由所述第一和第二单元共享的公用存储器可以是程序存储器，该存储器包括要由所述单元执行的指令。另外，公用存储器可用于数据存储。引入粗粒操作对微码宽度具有有益的影响。首先，由于执行粗粒操作的FU内部具有其自己的控制器。因此，VLIW控制器需要较少的指令比特来操纵整个数据路径。其次，采用I/O时形后使得即使操作本身未被完成也可以提供和使用数据，因而缩短了信号的寿命，并因此减少了数据路径寄存器的数量。寻址数据路径寄存器所需的指令比特和并行操纵大量数据路径资源是导致VLIW微码大宽度的两个重要因素。最终，增强指令层并行度(ILP)对调度长度有积极的影响，并因而对微码长度有积极的影响。对于针对高性能并处理长而复杂的程序代码的嵌入式应用程序，保持小的微码区是基本的必要条件。在调度应用程序时，FU的内部调度将部分地被考虑。这样，FU的内部调度可视为嵌入在应用程序的VLIW调度中。这样做时，可采用有关I/O时形的知识，以便以“准时”方式从FU抽取数据或提供数据。即使不是所有由所述单元使用的数据可用，操作也可以开始。执行粗粒操作的FU也可被重新使用。这意味着它可保持在VLIW数据路径中，而其输出数据的实际使用将会不同。注意到已知通过商业途径可获得的基于VLIW体系结构的DSP，这些DSP限制数据路径的FU执行的定制操作的复杂性。例如，R.E.A.L.DSP允许引入定制单元，称为专用执行单元(AXU)。然而，这些功能单元的等待时间限于一个时钟周期。象TI‘C6000的其它DSP可包含具有一到四个周期的等待时间的FU。Philips Trimedia VLIW体系结构允许一到三个周期的多个周期流水线操作。体系结构层合成工具Phideo可处理具有时形的操作，但不适用于控制支配的应用。在信号传到FU的不同I/O端口的限制下，Mistral2允许定义时形。当前，调度程序不能适当地处理具有复杂时形的FU。为简化调度程序的工作，传统上执行粗粒操作的单元的特征仅在于其等待时间，且操作视为是原子操作。因此，此方法延长了调度，因为所有数据必须在开始操作前可用，而不顾在不具有整个输入数据的情况下所述单元已经可以执行其部分计算的事实。此方法也延长了信号的寿命，增加了所需寄存器的数量。提供一种对按照本专利技术的数据处理器设备进行操作的方法。该设备至少包括-主控制器，用于控制所述设备的操作，-第一功能单元，它包括从控制器，第一功能单元被安排用于执行第一类型指令，该第一类型指令对应于具有相对长等待时间的操作，-第二功能单元，它能够执行第二类型的指令，该第二类型的指令对应于具有相对短等待时间的操作。按照本专利技术的方法，在执行第一类型的指令期间，第一功能单元接收输入数据并提供输出数据，按照本专利技术的方法，在所述执行期间由第二功能单元处理所述输出数据，和/或在所述执行期间由第二功能单元生成所述输入数据。本专利技术还提供一种用于将程序编译成按照本专利技术对处理设备进行操作的指令序列的方法。按照此编译方法-构成了一种模型，它代表第一功能单元执行指令中所涉及的输入/输出操作；-根据所述模型，调度一个或多个第二功能单元的指令，用于在所述第一功能单元正在执行要使用输入数据的指令时为所述第一功能单元提供所述输入数据，和/或用于在所述第一功能单元正在执行计算输出数据的指令时从所述第一功能单元检索所述输出数据。下面参照附图对本专利技术的这些特征与其它方面进行更详细的描述，附图中附图说明图1示出数据处理设备，图2示出图1中数据处理设备可执行的操作的示例，图3A示出操作的信号流图(SFG)，图3B示出操作的调度及其时形功能，图4A示意性示出图2的操作，图4B示出用于在可保持定制功能单元(FU)中对图4A的操作执行进行调度的信号流图，图4C示出用于在非可保持定制功能单元(FU)中对图4A的操作执行进行调度的信号流图，图5示出包括图2的操作的嵌套循环，图6A示出SFG中图5的嵌套循环的传统调度，图6B示出按照本专利技术的SFG中所述嵌套循环的调度。图1示意性示出按照本专利技术的数据处理设备。该数据处理设备至少包括主控制器1、第一功能单元2及第二功能单元3，其中第一功能单元2包括从控制器20。两个功能单元2和3把包括微码的存储器11共享为公用存储器。数据处理设备被编程用于执行第一功能单元2的指令，其中所述指令的执行涉及第一功能单元2的输入/输出操作。在所述执行期间由第二功能单元3处理第一功能单元2的本文档来自技高网...

【技术保护点】
数据处理设备，至少包括一个主控制器（１）、包括从控制器（２０）的第一功能单元（２）和第二功能单元（３），所述功能单元（２，３）共享公用存储器（１１），所述设备被编程用于执行所述第一功能单元（２）的指令，所述指令的执行涉及所述第一功能单元（２）的输入／输出操作，其中，在所述执行期间，所述第二功能单元（３）处理所述第一功能单元（２）的输出数据，和／或在所述执行期间，所述第二功能单元（３）生成输入数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：NG布萨，A范德维尔夫，PER利彭斯，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]