运算核、计算芯片和加密货币矿机制造技术

本公开涉及运算核、计算芯片和加密货币矿机。一种运算核包括：输入模块，被配置为接收数据块；被配置为对数据块进行哈希运算的运算模块，包括以流水线结构布置的多个运算级，使得基于数据块的数据信号沿着多个运算级依次传递；异步FIFO模块，设置在相邻的第一运算级和第二运算级之间，被配置为利用第一时钟信号接收从第一运算级输出的数据信号并且利用第二时钟信号将数据信号输出到第二运算级，第一运算级在第二运算级之前；第一时钟模块，被配置为向异步FIFO模块和第一运算级及其之前的运算级提供第一时钟信号；和第二时钟模块，被配置为向异步FIFO模块和第二运算级及其之后的运算级提供第二时钟信号，其中第一时钟信号与第二时钟信号的频率相同。第二时钟信号的频率相同。第二时钟信号的频率相同。

【技术实现步骤摘要】
运算核、计算芯片和加密货币矿机


[0001]本公开涉及用于进行哈希运算的运算核，并且更具体地，涉及运算核、计算芯片和加密货币矿机。

技术介绍

[0002]比特币系统是最早提出并且目前得到最广泛认可的区块链系统。比特币系统的主要作用之一是用作去中心化的公共记账本，其可以记录各种金融交易。之所以称为
″
去中心化
″
，是因为比特币不是由单一的中心化的货币机构发行的，而是依据特定算法通过运算来产生的。比特币系统使用计算机网络的各节点构成的分布式数据库来确认并记录所有的交易行为，并使用密码学设计来确保安全性。
[0003]目前比特币协议采用安全哈希算法SHA(Secure Hash Algorithm)
‑
256。SHA系列算法是美国标准与技术研究所发布的，其中SHA
‑
256算法是一种哈希长度为256位的安全哈希算法。
[0004]根据比特币协议，第一个成功确定候选区块的工作量证明POW(proof of work)的节点有权将该区块添加到区块链，并有权生成新的加密货币单元作为奖励。这个过程就被称为
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挖矿
″
，执行比特币算法的节点被称为挖矿机或矿机。
[0005]使用专用集成电路(ASIC执行挖矿过程的矿机是指使用ASIC芯片作为核心运算零件的矿机。这种ASIC芯片简单而高效，例如比特币采用SHA
‑
256算法，那么比特币ASIC矿机芯片可以被设计用于执行SHA
‑<br/>256算法。ASIC矿机在算力上相比于其它类型的矿机具有很大优势。对于矿机计算芯片而言，芯片尺寸决定芯片成本，芯片运行速度决定矿机运行速度即算力，芯片功耗决定耗电程度即挖矿成本。因此，设计ASIC矿机的关键在于改善芯片尺寸、芯片运行速度和芯片功耗。

技术实现思路

[0006]根据本公开的第一方面，提供了一种运算核，包括：输入模块，被配置为接收数据块；运算模块，被配置为对接收到的数据块进行哈希运算，所述运算模块包括多个运算级，所述多个运算级以流水线结构布置使得基于所述数据块的数据信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级对从前一运算级接收的数据信号进行运算并将经该运算级运算的数据信号提供给后一运算级；异步先入先出(FIFO)模块，设置在所述多个运算级中相邻的第一运算级和第二运算级之间，所述第一运算级在所述第二运算级之前，所述异步FIFO模块被配置为利用第一时钟信号接收从所述第一运算级输出的数据信号并且利用不同于所述第一时钟信号的第二时钟信号将所接收的数据信号输出到所述第二运算级；第一时钟模块，被配置为向所述异步FIFO模块并且向所述第一运算级及所述多个运算级中在所述第一运算级之前的运算级提供所述第一时钟信号；以及第二时钟模块，被配置为向所述异步FIFO模块并且向所述第二运算级及所述多个运算级中在所述第二运算级之后的运算级提供所述第二时钟信号，其中，所述第一时钟信号的频率与所述第二时钟
信号的频率相同。
[0007]在一些实施例中，所述第一时钟信号和所述第二时钟信号二者的传递方向与所述数据信号的传递方向相同。
[0008]在一些实施例中，所述第一时钟信号和所述第二时钟信号二者的传递方向与所述数据信号的传递方向相反。
[0009]根据本公开的第二方面，提供了一种计算芯片，包括一个或多个如前所述的运算核。
[0010]根据本公开的第三方面，提供了一种计算芯片，包括多个如前所述的运算核，所述多个所述运算核被布置在多个列中，每列运算核的第一时钟模块经由共同的时钟信道接收第一时钟信号，并且每列运算核的第二时钟模块经由共同的时钟信道接收第二时钟信号。
[0011]根据本公开的第四方面，提供了一种计算芯片，包括布置在多个列中的多个运算核，每个运算核包括：输入模块，被配置为接收数据块；运算模块，被配置为对接收到的数据块进行哈希运算，所述运算模块包括多个运算级，所述多个运算级以流水线结构布置使得基于所述数据块的数据信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级对从前一运算级接收的数据信号进行运算并将经该运算级运算的数据信号提供给后一运算级；以及时钟模块，被配置为向所述多个运算级中提供时钟信号，其中，所述多个列包括彼此相邻且按所陈述的顺序布置的第一列运算核和第二列运算核，所述第一列运算核的时钟模块和所述第二列运算核的时钟模块经由共同的时钟信道接收时钟信号。
[0012]根据本公开的第五方面，提供了一种加密货币矿机，包括一个或多个如前所述的计算芯片。
[0013]通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。
附图说明
[0014]所包括的附图用于说明性目的，并且仅用于提供本文所公开的装置的可能结构和布置的示例。这些附图决不限制本领域的技术人员在不脱离实施方案的实质和范围的前提下可对实施方案进行的在形式和细节方面的任何更改。所述实施方案通过下面结合附图的具体描述将更易于理解，其中类似的附图标记表示类似的结构元件。
[0015]图1至图3是根据本公开的一些实施例的运算核的示意图。
[0016]图4至图6是根据本公开的一些实施例的包括用于执行SHA
‑
256算法的哈希引擎(在下文中，可称为SHA
‑
256哈希引擎)的运算核的示意图。
[0017]图7A和图7B是根据本公开的实施例的具有竖直结构的运算核的示意图。
[0018]图8是根据本公开的一些实施例的计算芯片的示意图。
[0019]图9A至图9D是根据本公开的一些实施例的用于向计算芯片中的运算核分配时钟信号的示意性布置图。
[0020]图10A至图10D是根据本公开的一些实施例的用于向计算芯片中的具有竖直结构的运算核分配时钟信号的示意性布置图。
[0021]图11A和图11B是根据本公开的一些实施例的计算芯片的示意图。
[0022]图12是用于执行SHA
‑
256算法的示例性流水线结构的示意图。
[0023]注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0024]为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的技术并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
具体实施方式
[0025]现在将参照附图来详细描述本公开的各种示例性实施例。应当注意，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种运算核，其特征在于，所述运算核包括：输入模块，被配置为接收数据块；运算模块，被配置为对接收到的数据块进行哈希运算，所述运算模块包括多个运算级，所述多个运算级以流水线结构布置使得基于所述数据块的数据信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级对从前一运算级接收的数据信号进行运算并将经该运算级运算的数据信号提供给后一运算级；异步FIFO模块，设置在所述多个运算级中相邻的第一运算级和第二运算级之间，所述第一运算级在所述第二运算级之前，所述异步FIFO模块被配置为利用第一时钟信号接收从所述第一运算级输出的数据信号并且利用不同于所述第一时钟信号的第二时钟信号将所接收的数据信号输出到所述第二运算级；第一时钟模块，被配置为向所述异步FIFO模块并且向所述第一运算级及所述多个运算级中在所述第一运算级之前的运算级提供所述第一时钟信号；以及第二时钟模块，被配置为向所述异步FIFO模块并且向所述第二运算级及所述多个运算级中在所述第二运算级之后的运算级提供所述第二时钟信号，其中，所述第一时钟信号的频率与所述第二时钟信号的频率相同。2.根据权利要求1所述的运算核，其特征在于，其中，所述第一时钟信号和所述第二时钟信号二者的传递方向与所述数据信号的传递方向相同，或者所述第一时钟信号和所述第二时钟信号二者的传递方向与所述数据信号的传递方向相反。3.根据权利要求1所述的运算核，其特征在于，所述异步FIFO模块是第一异步FIFO模块，所述运算核还包括：第二异步FIFO模块，设置在所述多个运算级中相邻的第三运算级和第四运算级之间，所述第三运算级在所述第四运算级之前并且在所述第二运算级之后，所述第二异步FIFO模块被配置为利用所述第二时钟信号接收从所述第三运算级输出的数据信号并且利用不同于所述第二时钟信号的第三时钟信号将所接收的数据信号输出到所述第四运算级；以及第三时钟模块，被配置为向所述第二异步FIFO模块并且向所述第四运算级及所述多个运算级中在所述第四运算级之后的运算级提供所述第三时钟信号，其中，所述第二时钟模块被配置为向所述第一异步FIFO模块和所述第二异步FIFO模块并且向所述第二运算级和所述第三运算级以及其间的运算级提供所述第二时钟信号。4.根据权利要求1所述的运算核，其特征在于，所述异步FIFO模块是第一异步FIFO模块，所述运算核还包括：第三异步FIFO模块，设置在所述多个运算级中相邻的第五运算级和第六运算级之间，所述第六运算级在所述第五运算级之后并且在所述第一运算级之前，所述第三异步FIFO模块被配置为利用不同于所述第一时钟信号的第四时钟信号接收从所述第五运算级输出的数据信号并且利用所述第一时钟信号将所接收的数据信号输出到所述第六运算级；以及第四时钟模块，被配置为向所述第三异步FIFO模块并且向所述第五运算级及所述多个运算级中在所述第五运算级之前的运算级提供所述第四时钟信号，其中，所述第一时钟模块被配置为向所述第一异步FIFO模块和所述第三异步FIFO模块
并且向所述第六运算级和所述第一运算级以及其间的运算级提供所述第一时钟信号。5.根据权利要求1
‑
4中任一项所述的运算核，其特征在于，所述运算模块包括第一哈希引擎...

【专利技术属性】
技术研发人员：范志军，薛可，许超，杨作兴，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：新型
国别省市：