由一个存储器仲裁器仲裁对存储器的访问。存储器仲裁器中的多个第一计数器减量与等时存储器请求关联的服务时期，一个第二计数器减量与异步存储器请求关联的服务时期，第一和第二存储器请求的服务时期一起组成调度时期。调度逻辑电路接收等时和异步存储器请求，并且如果在第二计数器中剩余有时间的话，产生一个授权信号以服务在该调度时期期间接收到的异步请求。如果有信号指示有任何维护事件的话，则在执行该维护事件期间，存储器仲裁器可以相应减少用于该异步请求的服务时期。（*该技术在2020年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及计算机系统，特别涉及这样的计算机系统，它在传输流式数据时使用一种方法，为使中央处理单元(CPU)的存储器时延(memory latency)最小。
技术介绍
使用CPU的计算机系统常常使用存储器控制器和图形控制器。存储器控制器控制CPU和其他代理对系统存储器的访问。图形控制器使用帧缓冲器控制由CPU提供给显示器屏幕例如阴极射线管(CRT)的数据的显示。系统存储器和帧缓冲器通常都使用动态随机存取存储器(DRAM)的阵列实现。在一些计算机系统中，帧缓冲器和系统存储器统一到单一共享存储器，称为统一存储器结构(UMA)。诸如这样的计算机系统传统上作为异步请求处理所有对存储器的访问请求，它们包括涉及图形数据的请求。异步请求通常以不确定速率进行(例如随机地)。产生异步请求的例子是从输入/输出设备来的动作，诸如鼠标点击或击键，引起的中断。响应这一中断，CPU进行一次或者多次对存储器访问的异步请求，以便存储它的当前操作和确定与服务该中断关联的指令。与访问存储器、从存储器检索请求的数据、和使检索的数据为请求代理可用而关联的时间有时称为“时延(latency)”。异步请求通常是时延敏感的。也就是说，随着访问存储器和处理该请求的时间的长度增加，服务质量下降。例如，计算机用户不希望在他们点击鼠标产生动作前等待异常的时间数量。因此，常规计算机系统试图通过给从CPU来的异步请求授予比其它存储器请求更高的优先级而尽可能减少时延。近年来等时存储器请求已经变得日益普通。等时事务处理的例子包括向或从I/O设备传输音频、视频、或其它实时数据，它使用“流式”技术，使得数据作为稳定的和连续的流处理。流式技术普遍用于因特网，例如，在流式数据被下载时播放音频和视频，这与一些计算机系统相反，在这些系统中，在播放前必须完全下载整个文件。与异步请求相反，等时请求是确定的。也就是说，在一个给定的时间期间中所需要的信息量或在一个给定的时间期间中传输的信息率一般是已知的。例如，当从帧缓冲器写视频图像到显示器屏幕上时，已知以每秒30帧的速率给显示器屏幕发送视频帧，所以每秒的线、每线的位、每象素的字节的数目已知。等时请求通常更能容忍特定的时延值，但是对时延的过度偏离非常敏感，即使这些极端情况非常少。一旦一个等时流开始，则连续数据传输就变得十分重要，并且必须保持。因此，等时数据传输中的质量测量由可以被丢失但不明显影响音频或视频质量的数据量定义。丢失的数据直接与极端时延变化相关。极端的时延可以引起数据丢失。如果数据不能被及时访问，则该数据不再有用。常规计算机系统依赖各种形式的基于优先级的存储器仲裁，包括优先级、循环法排序、时间片限制、高水印等，来决定以什么顺序服务对于存储器的代理请求访问。尽管这些类型的仲裁方案确实能够起到减少CPU存储器时延的作用，然而，音频、视频、和其它流式I/O存储器通信量通常给于较低的优先级，因此可以引起流式代理“挨饿”，或者足够推迟存储器的访问，从而导致丢失数据。给流式I/O存储器通信量分配较高的优先级会引起流式数据时延的改善，但是这样做的代价是增加CPU存储器的时延。因此，需要改善异步和等时存储器请求的混合的调度和处理。
技术实现思路
本专利技术的一个实施例提供一个仲裁器，它具有一个第一计数器，用于减量与第一类存储器请求关联的服务时期，和一个第二计数器，用于减量与第二类存储器请求关联的服务时期。该存储器仲裁器还有一个调度逻辑电路，它耦合到第一和第二计数器的输出。第一和第二计数器的输出是为第一和第二类存储器请求的相应服务时期中剩余时间的指示。调度逻辑电路具有接收第一和第二类存储器请求的输入，并在第二计数器的输出指示在与第二类存储器请求关联的服务时期中剩余有时间时产生一个授权信号，以服务接收到的第二类存储器请求。附图说明在下面的附图中说明本专利技术的非限制、非穷举的实施例，除非另外说明，附图中相似的参考号码在各个视图中都指示相似的部件。图1是可以按照本专利技术的一个实施例使用的计算机系统的方框图。图2是一张表，说明根据本专利技术的一个实施例存储器调度时期的分配。图3是一个流程图，说明可以用于图1的计算机系统仲裁存储器请求的方法的一个实施例。图4是一个仲裁器的实施例的方框图，该仲裁器可以使用在图2和3中表示的方法和存储器调度时期。具体实施例方式在此详细说明在传输流式数据时使CPU存储器时延最小的方法的实施例。在下面的说明中，提供大量的特定细节，诸如图1中的各种计算机系统部件的描述，以提供对本专利技术的实施例的彻底理解。然而，熟悉相关技术的人会看出，本专利技术可以不要某个或者多个这样的特定细节实现，或以其它方法、部件等实现。在另外的场合，不详细表示或说明公知的结构或操作以避免模糊本专利技术的各个实施例的方面。另外，这里互换或结合使用术语“等时”和“流式”，意在表示多多少少的类似。首先参考图1，总体用10表示的是一个计算机系统，它可以使用本专利技术的一个实施例。计算机系统10作为其主要部件有CPU 12和系统存储器14，后者由多行动态随机存取存储器(DRAM)16构成。CPU12由主总线18(有时称为“前侧总线”)耦合到主I/O桥20(有时称为“北桥”)。主I/O桥20由存储器总线21依次耦合到系统存储器14。主I/O桥20由外设部件互联(PCI)总线22耦合到PCI到ISA桥24(有时称为“南桥”)。一个ISA或PCI总线26耦合一个或多个异步I/O芯片组28和一个或多个等时I/O芯片组30到PCI到ISA桥24。异步I/O芯片组28支持例如从磁盘驱动器、鼠标、键盘、和打印机来的异步数据传输。等时I/O芯片组30支持音频、视频、调制解调器、网络、或其它流式I/O。主I/O桥20耦合到图形控制器32。图形控制器32访问本地帧缓冲器34为存储和检索其中存储的图形数据，并最终在监视器36上显示。监视器36可以是CRT、液晶显示器、或其它显示设备。对于使用UMA配置的系统，通过分割系统存储器14的一部分建立帧缓冲器36来代替本地帧缓冲器34，产生共享存储器39。从图1所示计算机系统10的方框图可明显看出，许多不同的代理(例如CPU 12，图形控制器32，连接到异步I/O芯片组28的异步设备，连接到等时I/O芯片组30的流式设备)可以请求访问共享存储器39。因为对共享存储器39的请求需要通过存储器总线21，所以，如果这些代理对访问共享存储器39具有并发请求的话，则时延或丢失数据可能变得相当明显。因此，主I/O桥20包括一个存储器控制器40和一个存储器仲裁器42来控制对共享存储器14的访问。下面对存储器仲裁器42进一步详细说明。虽然在图1的计算机系统10中存储器仲裁器42表示驻留在主I/O桥20中，但是应该理解，存储器仲裁器42可以驻留在计算机系统10的其它部件中。例如，存储器仲裁器42可以位于PCI到ISA桥24中。另外，在计算机系统10中还可以包括多于一个的存储器仲裁器42。因此，本专利技术不由存储器仲裁器42的数目或由它们的特定位置限制。根据本专利技术的一个实施例，存储器仲裁器42执行仲裁方案，该方案支持流式I/O设备的实时性质，同时为CPU12和其它异步I/O设备保持存储器服务的低时延方面。为流式I/O设备的调度的存储器服务得到保证，从而提供优于现有技术计算机系本文档来自技高网...
【技术保护点】
一种存储器仲裁器，包括： 第一计数器，用于减量与第一类存储器请求关联的服务时期； 第二计数器，用于减量与第二类存储器请求关联的服务时期；以及 耦合到第一和第二计数器的输出的调度逻辑电路，第一和第二计数器的输出指示为第一和第二类存储器请求的相应服务时期内剩余的时间，调度逻辑电路具有接收第一和第二类存储器请求的输入，如果第二计数器的输出指示在与第二类存储器请求关联的服务时期中有剩余时间的话，则调度逻辑电路产生一个授权信号，来服务接收到的第二类存储器请求。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：SS帕沃夫斯基，BS巴克斯特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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