用于片上系统异步IP互连的低摆幅差分接口电路技术方案

用于片上系统异步ＩＰ互连的低摆幅差分接口电路属于低功耗ＣＭＯＳ片上系统设计技术领域，其特征在于，它含有：驱动器是采样差分式级联反相器的互连线驱动器，接收器是差分电平触发锁存器，该锁存器的输入信号从它的ＮＭＯＳ管ＭＮ１和ＭＮ２的源极输入，该锁存器的时钟信号是局部时钟信号，它作为采样时钟对输入低摆幅信号采样且其频率优化为输入低摆幅信号最高频率的２倍；在该锁存器输出端交叉耦合着一个用于再次减少输入信号失真的与非门式锁存器。它具有功耗极小、功耗延时积极小、结构简单、在高频大负载下性能稳定、使用调试方便的优点。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

用于片上系统异步IP互连的低摆幅差分接口电路属于低功耗CMOS片上系统(SOCSystem-On-Chip)设计
，尤其涉及基于异步系统IP芯核互连的低功耗CMOS片上系统设计
，更具体涉及到一种用于芯片系统中各电路IP模块间互连的接口电路。集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即PDynamic=12CLVDDVSwingfα-----(1)]]>其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和Vswing均可以减小电路的动态功耗。本文的工作主要就是针对如何通过减小VSwing来降低功耗。集成电路设计进入了深亚微米阶段，互连线功耗在电路整体功耗中占的比例越来越大，主要体现在工作在大负载、高信号频率的系统以及时钟网络的耗能上。Dake Liu研究指出互连线和互连线驱动器分别占系统总功耗的20％和65％。尤其是微系统芯片(SOCsystem-on-chip)的设计对功耗有了更高要求，为缩短设计生产周期，大量的可重用IP核(Reusable Intellectual Property Cores)和一些互连通信模块被应用于SOC的设计过程中。因此，IP核之间互连通信消耗的巨大的能量使得降低互连线功耗日益得到工业界和学术界的重视。减小互连线功耗主要可以通过降低互连线上的电压摆幅VSwing的方法来实现，这项技术的关键和难点在于如何识别并恢复低摆幅信号。具体到电路技术就是设计低摆幅互连线接口电路，在接口电路的发送端把全摆幅数字信号变换为低摆幅信号，低摆幅信号经过互连线传输后在接收端重新被恢复为全摆幅信号。目前，已经存在并使用的低摆幅互连线接口电路主要有传统的电平转换电路(CLCConventional Level Converter)，差分低摆幅接口电路(DIFFDifferential Low-Swing Interface)和伪差分低摆幅接口电路(PDIFFPeusdodifferentialLow-Swing Interface)等。为了能够正确比较各种低摆幅接口电路结构的功耗和性能，我们对差分低摆幅互连线接口电路建立一个基本模型，如附图说明图1所示。下文中电路模拟和分析比较都将建立在这个模型的基础之上。图1(a)中，全摆幅信号VIN通过互连线驱动器(Driver)变为差分低摆幅信号在互连线上传输。在互连线的另外一端，接收器(Receiver)把差分低摆幅信号恢复成为差分全摆幅信号VOUT和VOUT B。图1(b)是互连线的T型等效电路模型，其中R是互连线T型等效电阻，CLoad是等效电容负载。图2是最简单的一种低摆幅接口电路，传统的电平转换电路CLC(Conventional LevelConverter)。CLC接口电路需要一个额外的参考电压Vref(＜VDD)来驱动互连线，使互连线上的摆幅为0到Vref。这种接口电路的不足在于抗噪声性能比较差，当有大幅度的脉冲干扰输入BUFF时，可能会导致接收器不能正常工作；同时由于BUFF输入信号加在MOS管栅极，当互连线信号摆幅小于MOS管阈值电压时，BUFF也不会正常工作。以上原因限制了互连线上信号摆幅可以降低的最小限度。差分信号有很好的共模信号抑制性能，所以抗噪声性能很强。因此在互连线上传送差分信号使得进一步降低信号摆幅成为可能。图3和图4分别为差分低摆幅接口电路DIFF(Differential Low-swing Interface，见文献T.Burd.Energy efficient processor system design.Ph.D.dissertation，Univ.Calif.，Berkeley，2001)和伪差分低摆幅接口电路PDIFF(PseudodifferentialLow-swing Interface，见文献Zhang H.et al.Low-swing on-chip signaling techniqueseffectiveness and robustness.IEEE Trans.VLSI Syst，2000，8264-272)。DIFF和PDIFF都可以在一定程度上降低功耗，但是二者的接收器结构都很复杂；同时，由于DIFF和PDIFF都在接收器部分使用全局时钟信号CLK减小静态电流功耗，由于全局时钟网络的寄生电容非常大，因此潜在的时钟系统功耗比较大，限制了这两种接口电路自身功耗的降低。此外，因为PDIFF传送每一位(bit)信号只需要一条互连线，所以比DIFF可以节省更多的芯片面积。但PDIFF并不是真正意义上的差分接口电路，信号摆幅的降低同样受限于MOS管的阈值电压，抗噪声性能差，所以PDIFF恢复低摆幅信号的能力比DIFF差。本专利技术的特征在于它含有驱动器是采用差分式级联反相器的互连线驱动器，接收器是差分电平触发锁存器，该锁存器的输入信号从它的NMOS管MN1和MN2的源极输入，该锁存器的时钟信号Clk是局部时钟信号，Clk作为采样时钟对输入低摆幅信号采样且其频率优化为输入低摆幅信号最高频率的2倍。所述的差分电平触发锁存器的输出端交叉耦合着一个用于进一步减少输入信号失真的与非门式锁存器。试验证明本专利技术具有功耗极小，功耗延时积极小，高频大负载情况下性能稳定、使用调试方便的特点，结构也很简单。菱形PDIFF互连线接口电路对应的曲线图7.功耗延时积与负载关系(300MHz信号频率)(标识说明)与图6.中相同的标识有相同的意义图8.功耗与输入信号频率关系(1cm Metal1互连线)(标识说明)与图6.中相同的标识有相同的意义图9.功耗延时积与输入信号频率关系(1cm Metal1互连线)(标识说明)与图6.中相同的标识有相同的意义图10.DLTL低摆幅接口电路工作在1cm Metal1互连线负载，500MHz输入信号频率的模拟波形(a)输入信号；(b)输出信号；(c)互连线上50mV摆幅信号本专利技术专利解决其技术问题的技术方案是，如图5所示电路结构，全摆幅信号VIN经过互连线驱动电路变为差分低摆幅信号，互连线上的信号摆幅从0到参考电压Vref。接收器电路采用差分电平触发锁存器DLTL(Differential Level-triggered Latch)把低摆幅互连线信号恢复成全摆幅信号。差分电平触发锁存器具有简单的电路结构，由四个MOS管(MN1，MN2，MP1，MP2)构成。互连线差分低摆幅信号从NMOS管MN1和MN2的源极输入，这样消除了从栅极输入时由于MOS管阈值电压的存在而对信号最小摆幅的限制，因此可以恢复更小摆幅的信号，我们已经可以在TSMC 0.18-μm工艺下将电压摆幅降低到50mV。MN1和MN2栅极上的时钟信号clk为接收器输入低摆幅信号采样时钟。根据Nyquist采样定理，要求时钟信号频率至少是输入低摆幅信号最高频率的两倍，时钟频率越高，则恢复后信号的失真越小，但是这会使时钟部分的功耗变大。在我们的工作中，权衡了接口电路本文档来自技高网...

【技术保护点】
用于片上系统异步ＩＰ互连的低摆幅差分接口电路，含有依次串联的驱动器、互连线和接收器，其特征在于，它含有：驱动器是采用差分式级联反相器的互连线驱动器，接收器是差分电平触发锁存器，该锁存器的输入信号从它的ＮＭＯＳ管ＭＮ１和ＭＮ２的源极输入，该锁存器的时钟信号Ｃｌｋ是局部时钟信号，Ｃｌｋ作为采样时钟对输入低摆幅信号采样且其频率优化为输入低摆幅信号最高频率的２倍。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨华中，乔飞，黄刚，汪蕙，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]