半导体结构及其制造方法技术

本公开提供一种半导体结构与该半导体结构的制造方法。半导体结构包括：衬底；第一介质层，位于所述衬底上；多个凹槽，位于所述第一介质层中，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；第二介质层，位于所述凹槽的侧壁上；导电插塞，位于所述凹槽中。本公开的半导体结构及其制造方法可以改善形成导电插塞的导电材料的填充效果及其电学性能。料的填充效果及其电学性能。料的填充效果及其电学性能。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本公开涉及半导体制造
，具体而言，涉及一种能够改善填充效果和电学性能的半导体结构及其制造方法。

技术介绍

[0002]存储接触插塞是DRAM(Dynamic Random Access Memory，动态随机存取存储器)结构中用来连接晶体管与存储电容的导电半导体结构。随着晶体管尺寸和存储电容尺寸的不断微缩，存储接触插塞的工艺窗口变得越来越小，增大了导电材料的填充难度，同时，存储接触插塞之间间隔变小也会增强相互干扰效果进而降低电学性能。
[0003]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0004]本公开的目的在于提供一种半导体结构及其制造方法，用于至少在一定程度上克服由于相关技术的限制导致半导体结构制造过程中导电材料填充效果差以及电学性能降低的问题。
[0005]根据本公开的第一方面，提供一种半导体结构，包括：
[0006]衬底；
[0007]第一介质层，位于所述衬底上；
[0008]多个凹槽，位于所述第一介质层中，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；
[0009]第二介质层，位于所述凹槽的侧壁上；
[0010]导电插塞，位于所述凹槽中。
[0011]在本公开的一种示例性实施例中，所述第一介质层的介电常数小于所述第二介质层的介电常数。
[0012]在本公开的一种示例性实施例中，所述凹槽的侧壁呈斜线状、阶梯状和曲线状中的任一中或任意组合。
[0013]在本公开的一种示例性实施例中，所述凹槽之间的间隔与所述凹槽的顶部尺寸相同。
[0014]在本公开的一种示例性实施例中，所述凹槽的深宽比大于3：1和/或小于10:1。
[0015]在本公开的一种示例性实施例中，所述凹槽的横截面为方形、多边形、圆形或椭圆形中的任一种。
[0016]在本公开的一种示例性实施例中，所述多个凹槽呈阵列排布。
[0017]在本公开的一种示例性实施例中，所述第二介质层的厚度小于5nm。
[0018]在本公开的一种示例性实施例中，半导体结构还包括第三介质层，位于所述第一介质层表面的上表面。
[0019]根据本公开的第二方面，提供一种半导体结构的制造方法，包括：
[0020]提供衬底，所述衬底上形成有第一介质层；
[0021]在所述第一介质层中形成多个凹槽，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；
[0022]在所述凹槽的侧壁上形成第二介质层；
[0023]在所述凹槽中填充导电材料。
[0024]在本公开的一种示例性实施例中，所述第一介质层的介电常数小于所述第二介质层的介电常数。
[0025]在本公开的一种示例性实施例中，所述凹槽的侧壁呈斜线状、阶梯状和曲线状中的任一中或任意组合。
[0026]在本公开的一种示例性实施例中，所述凹槽之间的间隔与所述凹槽的顶部尺寸相同。
[0027]在本公开的一种示例性实施例中，制造方法还包括：
[0028]形成所述凹槽之前，在所述第一介质层表面形成第三介质层。
[0029]在本公开的一种示例性实施例中，制造方法还包括在所述凹槽中填充所述导电材料之前，还包括：对所述凹槽的底部以及侧壁进行原位清洁。
[0030]在本公开的一种示例性实施例中，制造方法还包括对所述导电材料进行回刻蚀。
[0031]本公开实施例通过改善凹槽的形貌以及低介电常数的第一介质层，可以改善导电材料的填充效果和电学性能，从而提高产品良率。
[0032]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0033]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]图1是本公开示例性实施例中存储接触插塞的排列方式及截面方向的示意图。
[0035]图2是本公开实施例中一种半导体结构的示意图。
[0036]图3是图2所示实施例中半导体结构制造方法的流程图。
[0037]图4A～图4C是图3所示步骤的工艺示意图。
[0038]图5是本公开另一个实施例中半导体结构的示意图。
[0039]图6A～图6B是图5所示半导体结构的工艺示意图。
具体实施方式
[0040]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许
多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
[0041]此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
[0042]本公开实施例提供了一种能够避免在半导体结构中产生空气隙的半导体结构及其制造方法。下面结合附图对本公开示例实施方式进行详细说明。
[0043]图2是本公开提供的半导体结构的示意图。
[0044]参考图2，半导体结构200包括：
[0045]衬底21；
[0046]第一介质层22，位于衬底21上；
[0047]多个凹槽23，位于第一介质层22中，凹槽23的顶部尺寸L1大于凹槽23的底部尺寸L2；
[0048]第二介质层24，位于凹槽23的侧壁上；
[0049]导电插塞25，位于凹槽23中。
[0050]在一实施例中，衬底21为包括有源区和浅沟槽隔离结构的DRAM存储单元的半导体硅衬底。如图1所示，衬底21包括有源区211和浅沟槽隔离结构212。在一实施例中，导电插塞为存储接触插塞。本公开图2、图4A～图4C、图5、图6A和图6B所示的结构均是沿着图1所示结构的A-A位置的剖面图。在图1所示的DRAM结构中，A-A位置垂直于字线(Word Line,WL)，平行于位线结构11(Bit Line，BL)。在字线下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；第一介质层，位于所述衬底上；多个凹槽，位于所述第一介质层中，所述凹槽的顶部尺寸大于所述凹槽的底部尺寸；第二介质层，位于所述凹槽的侧壁上；导电插塞，位于所述凹槽中。2.如权利要求1所述的方法，其特征在于，还包括：所述第一介质层的介电常数小于所述第二介质层的介电常数。3.如权利要求1所述的半导体结构，其特征在于，还包括：所述凹槽的侧壁呈斜线状、阶梯状和曲线状中的任一中或任意组合。4.如权利要求3所述的半导体结构，其特征在于，还包括：所述凹槽之间的间隔与所述凹槽的顶部尺寸相同。5.如权利要求1所述的半导体结构，其特征在于，所述凹槽的深宽比大于3：1和/或小于10:1。6.如权利要求1所述的半导体结构，其特征在于，所述凹槽的横截面为多边形、圆形或椭圆形中的任一种。7.如权利要求6所述的半导体结构，其特征在于，所述多个凹槽呈阵列排布。8.如权利要求1所述的半导体结构，其特征在于，所述第二介质层的厚度小于5nm。9.如权利要求1所述的半导体结构，其特征在于，还包括：第三介...

【专利技术属性】
技术研发人员：周震，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：