输出电路制造技术

实施方式的输出电路具备第1至第3电源线、焊垫(50)、第1至第2晶体管及第1电路。第1晶体管(TR7)的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管(TR8)的第1端连接于第2电源线，第2端连接于焊垫(50)。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压(VCCQ)。对第2电源线施加低于第1电压的第2电压(VSS)。对第3电源线施加与第1电压及第2电压均不同的第3电压(VDD1)。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压(VDD1)。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。与第1晶体管的栅极为非电连接。与第1晶体管的栅极为非电连接。

【技术实现步骤摘要】
输出电路
[0001][相关申请案][0002]本申请案享有以日本专利申请案2019-219580号(申请日：2019年12月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]实施方式主要涉及一种输出电路。

技术介绍

[0004]已知有一种输出信号的输出电路。

技术实现思路

[0005]实施方式提供一种能够抑制待机状态下的耗电的输出电路。
[0006]实施方式的输出电路具备第1电源线、第2电源线、第3电源线、焊垫、第1晶体管、第2晶体管及第1电路。第1晶体管的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管的第1端连接于第2电源线，第2端连接于焊垫。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压。对第2电源线施加低于第1电压的第2电压。对第3电源线施加与第1电压及第2电压均不同的第3电压。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。
附图说明
[0007]图1是表示包含第1实施方式的半导体存储装置的存储系统的构成例的框图。
[0008]图2是表示第1实施方式的半导体存储装置的构成例的框图。
[0009]图3是表示第1实施方式的半导体存储装置所具备的电源电路的构成例的框图。
[0010]图4是表示第1实施方式的半导体存储装置所具备的输入输出模块的构成例的框图。
[0011]图5是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出组件的构成例的框图。
[0012]图6是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出组件中包含的输出电路的构成例的电路图。
[0013]图7是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出控制电路的构成例的框图。
[0014]图8是表示由第1实施方式的半导体存储装置收发的各种信号的一例的时序图。
[0015]图9是表示第1实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
[0016]图10是表示第1实施方式的半导体存储装置中包含的输出电路的第1状态下的动作的一例的电路图。
[0017]图11是表示第1实施方式的半导体存储装置中包含的输出电路的第2状态下的动作的一例的电路图。
[0018]图12是表示第1实施方式的半导体存储装置中包含的输出电路的第2状态下的动作的一例的电路图。
[0019]图13是表示第1实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
[0020]图14是表示第2实施方式的半导体存储装置所具备的电源电路的构成例的框图。
[0021]图15是表示第2实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
[0022]图16是表示第2实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。
[0023]图17是表示第2实施方式及第7实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
[0024]图18是表示第3实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
[0025]图19是表示第3实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。
[0026]图20是表示第3实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
[0027]图21是表示第4实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
[0028]图22是表示第4实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。
[0029]图23是表示第4实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
[0030]图24是表示第5实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
[0031]图25是表示第6实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
[0032]图26是表示第1实施方式的变化例的半导体存储装置中包含的主驱动器的构成例的电路图。
[0033]图27是表示第1实施方式的变化例的半导体存储装置中包含的预驱动器的构成例的电路图。
[0034]图28是表示第1实施方式的变化例的半导体存储装置中包含的输出电路的构成例的框图。
[0035]图29是表示第3实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
[0036]图30是表示第4实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
[0037]图31是表示第2实施方式的半导体存储装置中包含的预驱动器的剖面构造的一例的图。
[0038]图32是表示第2实施方式的半导体存储装置中包含的预驱动器的剖面构造的一例的图。
[0039]图33是表示第7实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
[0040]图34是表示第7实施方式的输出电路的输出波形与第2实施方式的输出电路的输出波形的曲线图。
[0041]图35是表示第7实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
具体实施方式
[0042]以下，参照附图对实施方式进行说明。各实施方式例示了用来将专利技术的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等不一定与实际相同。本专利技术的技术思想并非由构成要素的形状、构造、配置等指定。
[0043]此外，在以下说明中，针对具有大致相同功能及构成的构成要素，标注相同符号。构成参照符号的字符后的数字通过包含相同字符的参照符号参照，且用来区分具有同样构成的要素彼此。在无需相互区分包含相同字符的参照符号所表示的要素的情况下，这些要素分别通过仅包含字符的参照符号参照。
[0044][1]第1实施方式
[0045]以下，对第1实施方式的半导体存储装置1进行说明。
[0046][1-1]构成
[0047]图1表示包含第1实施方式的半导体存储装置1的存储系统SYS的构成例。如图1所示，存储系统SYS包含半导体存储装置1及存储器控制器2。半导体存储装置1例如为NAND(Not AND，与非)闪存。存储系统SYS连接于未图示的外部的主机机器，根据来自主机机器的命令，执行数据的存储或读出等动作。
[0048]半导体存储装置1与存储器控制器2例如通过NAND总线连接。利用NAND总线进行的通信例如包括信号DQ0～7、DQS、/DQS、/CE、CLE、ALE、/WE、RE、/RE、/WP及/RB。
[0049]信号DQ0～7例如为8比特的信号，在半导体存储装置1与存储器控制器2之间被收发。信号DQ0～7是在半导体存储装置1与存储器控制器2之间被收发的数据的实体，可包括指令、地址及数据中任一种。
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【技术保护点】

【技术特征摘要】
1.一种输出电路，具备：第1电源线；第2电源线；第3电源线；焊垫；第1晶体管，第1端连接于所述第1电源线，第2端连接于所述焊垫；第2晶体管，第1端连接于所述第2电源线，第2端连接于所述焊垫；以及第1电路，连接于所述第3电源线及所述第1晶体管的栅极的每一个；且对所述第1电源线施加第1电压，对所述第2电源线施加低于所述第1电压的第2电压，对所述第3电源线施加与所述第1电压及所述第2电压均不同的第3电压，在第1种情况下，所述第1电路对所述第1晶体管的所述栅极施加第4电压，在第2种情况下，所述第1电路使所述第3电源线与所述第1晶体管的所述栅极为非电连接。2.根据权利要求1所述的输出电路，其中所述第3电压及所述第4电压的每一个高于所述第1电压。3.根据权利要求2所述的输出电路，还具备：第3晶体管，第1端连接于所述第1电源线；第4晶体管，第1端连接于所述第1晶体管的所述栅极，第2端连接于所述第3晶体管的第2端；及第5晶体管，第1端连接于所述第2电源线，第2端连接于所述第1晶体管的所述栅极，栅极连接于所述第3晶体管的栅极；且在所述第1种情况下，对所述第4晶体管的栅极施加所述第2电压，在所述第2种情况下，对所述第4晶体管的所述栅极施加高于所述第1电压的第5电压。4.根据权利要求3所述的输出电路，其中所述第1电路包含第1端连接于所述第3电源线且第2端连接于所述第1晶体管的所述栅极的第6晶体管。5.根据权利要求4所述的输出电路，其中所述第4电压及所述第5电压的每一个与所述第3电压相等，且在所述第1种情况下，对所述第6晶体管的栅极施加所述第3电压。6.根据权利要求3所述的输出电路，其中所述第1电路包含串联连接于所述第3电源线与所述第2电源线之间的第7晶体管、第1电阻及第1电流源，且在所述第1种情况下，所述第7晶体管成为接通状态，所述第1电流源供给第1电流，在所述第2种情况下，所述第7晶体管成为断开状态，所述第1电流源不供给所述第1电流。7.根据权利要求1所述的输出电路，其中所述第4电压低于所述第1电压，且高于所述第2电压，
所述第1晶体管在所述第1种情况下使所述第1电源线与所述焊垫为非电连接。8.根据权利要求7所述的输出电路，其中所述第1电路包含第1端连接于所述第3电源线且第2端连接于所述第1晶体管的所述栅极的第6晶体管。9.根据权利要求7所述的输出电路，其中所述第1电路包含串联连接于所述第3电源线与所述第2电源线之间的第7晶体管、第1电阻及第1电流源，且在所述第1种情况下，所述第7晶体管成为接通状态，所述第1电流源供给第1电流，在所述第2种情况下，所述第7晶体管成为断开状态，所述第1电流源不供给电流。10.根据权利要求1所述的输出电路，还具备：第2电阻，连接于所述第1晶体管的所述第2端与所述焊垫之间；及第3电阻，连接于所述第2晶体管的所述第2端与所述焊垫之间。11.一种...

【专利技术属性】
技术研发人员：萩原洋介，山本健介，日冈健，井上谕，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：