半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种高品质的半导体存储装置。本发明专利技术的实施方式的半导体存储装置包括第1及第2存储器芯片、第1～第3接合线及密封树脂。第1存储器芯片具备第1核心电路、第1～第3区域及第1～第3垫。第2存储器芯片具备第2核心电路、第4～第6区域及第4～第6垫。第1～第3接合线分别将第1垫与第3垫、第4垫与第6垫、第2垫与第5垫连接。第1～第3区域与密封树脂相接，第2存储器芯片是积层于第1存储器芯片之上。上。上。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2019-218676号(申请日：2019年12月3日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知一种NAND(Not AND，与非)型闪存。

技术实现思路

[0005]实施方式提供一种高品质的半导体存储装置。
[0006]实施方式的半导体存储装置包括第1及第2存储器芯片、第1～第3接合线及密封树脂。第1存储器芯片具备第1核心电路、第1～第3区域及第1～第3垫。第1核心电路中设置着多个存储器，且包含沿第1方向的第1边、以及沿与第1方向交叉的第2方向的第2边。第1区域与第1边相邻。第2区域与第2边相邻，长度方向沿着第2方向。第3区域是第1区域的第1方向上的假想延伸区域与第2区域的第2方向上的假想延伸区域交叉的区域。第1～第3垫分别设置于第1～第3区域。第2存储器芯片具备第2核心电路、第4～第6区域及第4～第6垫。第2核心电路中设置着多个存储器，且包含沿第1方向的第3边、及沿第2方向的第4边。第4区域与第3边相邻，长度方向沿着第1方向。第5区域与第4边相邻，长度方向沿着第2方向。第6区域是第4区域的第1方向上的假想延伸区域与第5区域的第2方向上的假想延伸区域交叉的区域。第4～第6垫分别设置于第4～第6区域。第1～第3接合线分别将第1垫与第3垫、第4垫与第6垫、第2垫与第5垫连接。第1～第3区域与密封树脂相接，第2存储器芯片是积层于第1存储器芯片之上。
附图说明
[0007]图1是表示实施方式的存储器系统的构成的一例的框图。
[0008]图2是表示实施方式的封装体的构成的一例的框图。
[0009]图3是表示第1实施方式的存储器芯片的构成的一例的框图。
[0010]图4是表示区块BLK的一部分区域的剖视图。
[0011]图5是用来说明第1实施方式的存储器芯片的布局概要的俯视图。
[0012]图6是封装体的俯视图。
[0013]图7是沿图6的A-A线的剖视图。
[0014]图8是沿图6的B-B线的剖视图。
[0015]图9是存储器芯片积层而成的积层构造的立体图。
[0016]图10是图9的俯视图。
[0017]图11是封装体的俯视图。
[0018]图12是存储器芯片积层而成的积层构造的立体图。
[0019]图13是用来说明第1实施方式的存储器芯片的布局概要的俯视图。
[0020]图14是用来说明比较例的存储器芯片的布局概要的俯视图。
[0021]图15是沿图6的A-A线的剖视图。
[0022]图16是存储器芯片积层而成的积层构造的立体图。
[0023]图17是图16的俯视图。
[0024]图18是存储器芯片积层而成的积层构造的立体图。
[0025]图19是图18的俯视图。
[0026]图20是存储器芯片的立体图。
[0027]图21是图20的俯视图。
[0028]图22是存储器芯片的立体图。
[0029]图23是图22的俯视图。
[0030]图24是存储器芯片积层而成的积层构造的立体图。
[0031]图25是图24的剖视图。
[0032]图26是图24的剖视图。
[0033]图27是存储器芯片积层而成的积层构造的立体图。
[0034]图28是图27的剖视图。
[0035]图29是存储器芯片积层而成的积层构造的立体图。
具体实施方式
[0036]以下，参照附图对实施方式进行说明。各实施方式例示了用来将专利技术的技术思想具体化的装置或方法。附图是模式图或概念图，各图的尺寸及比率等不一定与实际相同。本专利技术的技术思想并非由构成要素的形状、构造、配置等来指定。
[0037]此外，在以下说明中，针对具有大致相同功能及构成的构成要素，标注同一符号。构成参照符号的字符后面的数字通过包含相同字符的参照符号参照，且用来区分具有相同构成的要素彼此。在无需相互区别包含相同字符的参照符号所表示的要素的情况下，这些要素分别通过仅包含字符的参照符号参照。
[0038]＜1＞第1实施方式
[0039]＜1-1＞构成
[0040]首先，对第1实施方式的存储器系统的构成进行说明。
[0041]＜1-1-1＞存储器系统的整体构成
[0042]使用图1对第1实施方式的存储器系统的构成例进行说明。图1是表示实施方式的存储器系统的构成的一例的框图。存储器系统1通过主机总线与主机机器2连接，作为主机机器(也可记为主机或外部机器)2的外部存储装置发挥功能。主机机器2例如可为个人计算机等信息处理装置、手机、摄像装置，也可为平板计算机或智能手机等移动终端，也可为游戏机器，也可为汽车导航系统等车载终端。存储器系统1保存来自主机机器2的数据，另外，将数据读出至主机机器2。
[0043]如图1所示，存储器系统1具备控制器20及存储装置(也可记为存储部或存储器装
置)10。控制器20从主机机器2接收命令，基于接收到的命令来控制存储装置10。具体而言，控制器20将由主机机器2指示写入的数据写入至存储装置10中，从存储装置10读出由主机机器2指示读出的数据并发送至主机机器2。控制器20通过NAND总线与存储装置10连接。存储装置10具备多个存储单元，非易失地存储数据。此外，存储装置10是非易失地存储数据的装置。存储装置10是例如具备多个封装体(也可记为半导体存储装置)11(图1中示出了4个11(11(0)、11(1)、11(2)、及11(3)))的非易失性半导体存储器。
[0044]此外，存储器系统1可为控制器20与存储装置10构成为1个封装体的存储卡，也可为SSD(Solid State Drive，固态驱动器)。
[0045]＜1-1-2＞关于控制器的构成
[0046]继续使用图1对实施方式的存储器系统的控制器进行说明。控制器20具备主机接口电路21、处理器(CPU：Central Processing Unit，中央处理器)22、内置存储器(RAM：Random Access Memory，随机存取存储器)23、缓冲存储器24、ECC(Error Check and Correction，错误检查和校正)电路25、及NAND接口电路26。
[0047]主机接口电路21与主机机器2连接，负责与主机机器2的通信。主机接口电路21可为依照UFS(Universal Flash Storage，通用闪存存储)规格的UFS接口，也可为依照SAS(Serial Attached SCSI，串行连接小型计算机系统接口)规格的SAS接口，也可为依照其它规格的接口，也可为通信电缆其本身。主机接口电路21例如将从主机机器2接收到的命令及数据分别传送至处理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于包括：第1存储器芯片、第2存储器芯片、第1接合线、第2接合线、第3接合线、以及密封树脂，所述第1存储器芯片具备：第1核心电路，设置着多个存储器，且包含沿第1方向的第1边、及沿与所述第1方向交叉的第2方向的第2边；第1区域，与所述第1核心电路的所述第1边相邻，长度方向沿着所述第1方向；第2区域，与所述第1核心电路的所述第2边相邻，长度方向沿着所述第2方向；第3区域，是所述第1区域的所述第1方向上的假想延伸区域与所述第2区域的所述第2方向上的假想延伸区域交叉的区域；第1垫，设置于所述第1区域；第2垫，设置于所述第2区域；以及第3垫，设置于所述第3区域；所述第2存储器芯片具备：第2核心电路，设置着多个存储器，且包含沿所述第1方向的第3边、及沿所述第2方向的第4边；第4区域，与所述第2核心电路的所述第3边相邻，长度方向沿着所述第1方向；第5区域，与所述第2核心电路的所述第4边相邻，长度方向沿着所述第2方向；第6区域，是所述第4区域的所述第1方向上的假想延伸区域与所述第5区域的所述第2方向上的假想延伸区域交叉的区域；第4垫，设置于所述第4区域；第5垫，设置于所述第5区域；以及第6垫，设置于所述第6区域；且所述第1接合线将所述第1垫与所述第3垫连接，所述第2接合线将所述第4垫与所述第6垫连接，所述第3接合线将所述第2垫与所述第5垫连接，所述第1、第2及第3区域与所述密封树脂相接，所述第2存储器芯片是积层于所述第1存储器芯片之上。2.根据权利要求1所述的半导体存储装置，其特征在于：从与所述第1方向及所述第2方向正交的第3方向观察时，所述第2存储器芯片是以至少与所述第1存储器芯片的所述核心电路重叠的方式积层于所述第1存储器芯片之上。3.根据权利要求1所述的半导体存储装置，其中所述第2存储器芯片是以从与所述第1方向及所述第2方向正交的第3方向观察时所述第1垫、所述第2垫及所述第3垫露出的方式积层于所述第1存储器芯片之上。4.根据权利要求1所述的半导体存储装置，其特征在于：所述第2存储器芯片介隔间隔件而积层于所述第1存储器芯片之上。5.根据权利要求4所述的半导体存储装置，其特征在于：所述间隔件形成所述第1接合线通过的区域。6.根据权利要求4所述的半导体存储装置，其特征在于：所述间隔件与所述第1接合线相接。
7.根据权利要求1所述的半导体存储装置，其特征在于：所述第1存储器芯片在所述第1区域中还具备第7垫，所述第1接合线包含：第1部分，将所述第1垫与所述第7垫连接；以及第2部分，将所述第7垫与所述第3垫连接。8.根据权利要求7所述的半导体存储装置，其特征在于：所述第7垫是通过所述第1接合线而与所述第1存储器芯片的内部配线电连接。9.根据权利要求1所述的半导体存储装置，其特征在于还包含：第1引线框架，一端插入至所述密封树脂中；第4接合线，与所述密封树脂相接，并且将所述第1引线框架的所述一端与所述第1垫连接；第2引线框架，一端插入至所述密封树脂中；及第5接合线，与所述密封树脂相接，并且将所述第2引线框架的所述一端与所述第2垫连接；从与所述第1方向及所述第2方向正交的第3方向观察时，所述第1引线框架的另一端从所述密封树脂的所述第1方向上的一侧延伸，所述第2引线框架的另一端从所述密封树脂的所述第1方向上的另一侧延伸。10.根据权利要求1所述的半导体存储装置，其特征在于包括：第3存储器芯片、第4存储器芯片、第4接合线、第5接合线、及第6...

【专利技术属性】
技术研发人员：吉原正浩，渡邉寿和，宫田信晴，野沢安满，河野智仁，福田佐知江，伊藤明义，岩泽利光，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：