半导体集成电路和存储器测试方法技术

一种半导体集成电路，包括：　　　　工作在第一时钟下的存储器，　　　　工作在频率为所述第一时钟一半的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，　　　　工作在与所述第二时钟反相的第三时钟下、用于生成第二测试数据的第二测试模式生成部分，以及　　　　根据所述第二时钟的信号值或所述第三时钟的信号值中的一个，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述存储器中。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及能够通过进行内建自测试(built-in self-test)测试存储器的半导体集成电路，特别是涉及一种能够测试高速运行的存储器的半导体集成电路。本专利技术还涉及一种存储器测试方法。
技术介绍
近年来，由于LSI技术的进步，包括在半导体集成电路中的存储器的工作速度也在不断提高。为了测试这些存储器，通常使用内建自测试(称作BIST)。图21示出了实现BIST的电路框图。在图21中，标号401表示BIST电路，标号402表示要进行BIST的存储器。第一时钟(存储器时钟)输入到存储器402中，第二时钟(BIST时钟)输入到BIST电路401中。存储器402分为与时钟的上升沿或下降沿同步工作的普通数据速率存储器以及与时钟的上升沿和下降沿一起同步工作的双数据速率存储器。从BIST电路401到存储器402，输入地址和数据，还输入如写使能信号的控制信号。另外，存储器402的输出(Data-Out)输入到BIST电路401和常规逻辑电路。此外，在BIST电路401内的预期值比较电路对从存储器402输入的数据与预期值进行比较，从而实现通过/失败判断。图22示出了在存储器402为双数据速率(DDRDouble Data Rate)存储器的情况下，在对存储器402进行BIST时的时钟时序。另外，图22示出了存储器402的第一时钟(存储器时钟)、第二时钟(BIST时钟)以及数据输出(Data-Out)。存储器402(DDR存储器)可以与第一时钟(存储器时钟)的上升沿和下降沿一起同步工作。因此，在例如进行读操作的情况下，数据在图22的时间t1，即第一时钟(存储器时钟)的上升沿输出，下一个数据在时间t2，即第一时钟(存储器时钟)的下降沿输出。在用于测试这种存储器402的BIST电路401中，通过在时间t1、t2、...、tn设置第二时钟(BIST时钟)的上升沿，可以在实际工作速度下测试DDR存储器。在用于测试高速存储器402的BIST电路401中，需要根据存储器402的工作速度提高BIST电路401自身的工作速度。在存储器工作在时钟频率的两倍速度的情况下，如上述的DDR存储器，或者在其实际工作速度下测试工作速度非常高的存储器的情况下，BIST电路本身需要以高速工作。但是，由于存储器的工作频率非常高，难以得到在如此高的工作速度下工作的BIST电路，因此如何得到这种BIST电路则成了一个问题。另外，对于高速工作需要具有高驱动能力的单元，从而产生了需要增加BIST电路的面积的问题。此外，对于高速工作需要提高BIST电路的时钟频率，从而产生了BIST电路功耗会增大这一问题。
技术实现思路
本专利技术试图解决上述问题。本专利技术的一个目的是提供一种能够在存储器的实际工作速度下测试高速存储器的半导体集成电路，即使当半导体集成电路的BIST电路的工作速度是受限制的。本专利技术的另一个目的是提供一种能够以实际工作速度测试高速存储器的存储器测试方法，即使当BIST电路的工作速度是受限制的。根据第一专利技术的半导体集成电路，包括在第一时钟下工作的存储器，在频率是第一时钟频率一半的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在与第二时钟反相的第三时钟下工作、用于生成第二测试数据的第二测试模式生成部分，以及，根据第二时钟的信号值或第三时钟的信号值中的一个、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到存储器中。借助这种结构，第一测试模式生成部分根据频率是加到存储器上的第一时钟的一半的第二时钟生成第一测试数据。另外，第二测试模式生成部分根据与第二时钟反相的第三时钟生成第二测试数据。此外，测试数据选择部分根据第二时钟的信号值或第三时钟的信号值中的一个选择第一或第二测试数据中的一个，并将选中的测试数据作为第三测试数据输入到存储器中。因此，即使当第一和第二测试模式生成部分以及测试数据选择部分的工作速度限制为存储器工作速度的一半时，也可以在存储器的实际工作速度下测试存储器。由于即使在第一和第二测试模式生成部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。根据第二专利技术的半导体集成电路，包括在第一时钟下工作的存储器，在频率是第一时钟频率一半的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在第二时钟下工作用于生成第二测试数据的第二测试模式生成部分，以及，根据第二时钟的信号值选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到存储器中。借助这种结构，第一测试模式生成部分根据频率是加到存储器上的第一时钟一半的第二时钟生成第一测试数据。另外，第二测试模式生成部分根据第二时钟生成第二测试数据。此外，测试数据选择部分根据第二时钟的信号值选择第一或第二测试数据中的一个，并将选中的测试数据作为第三测试数据输入到存储器中。因此，第二专利技术具有与第一专利技术相似的效果。根据第三专利技术的半导体集成电路，包括在第一时钟下工作的存储器，在频率是第一时钟一半的第二时钟下工作、用于生成第一测试数据的测试模式生成部分，通过在由测试模式生成部分生成的第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，通过在由测试模式生成部分生成的第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，以及，根据第二时钟的信号值选择输出分别由LSB0处理部分或LSB1处理部分输出的第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到存储器中。借助这种结构，测试模式生成部分根据频率是加到存储器上的第一时钟一半的第二时钟生成第一测试数据。另外，LSB0处理部分通过在第一测试数据中加入数值0作为最低位来生成第二测试数据，并且LSB1处理部分通过在第一测试数据中加入数值1作为最低位来生成第三测试数据。此外，测试数据选择部分根据第二时钟的信号值选择输出第二或第三测试数据中的一个。因此，即使当测试模式生成部分、LSB0处理部分、LSB1处理部分和测试数据选择部分的工作速度限制为存储器工作速度的一半时，也可以在存储器的实际工作速度下测试存储器。由于即使在测试模式生成部分、LSB0处理部分、LSB1处理部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。在上述第三专利技术的结构中，可提供通过延迟第二时钟产生一个延迟时钟并将该延迟时钟加到测试数据选择部分的延迟电路。借助这种结构，由于延迟时钟是通过延迟第二时钟得到的，所以可以确保第一时钟的保持时间，从而可以将测试模式稳定地加到高速工作的存储器上。根据第四专利技术的半导体集成电路，包括在第一时钟下工作的存储器，在频率是第一时钟一半的第二时钟下工作、用于生成第一测试数据的测试模式生成部分，通过在由测试模式生成部分生成的第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，通过在由测试模式生成部分生成的第一测本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：市川修，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：