序列式数据系统的预取装置与其操作方法制造方法及图纸

一种序列式数据系统的预取架构与其操作方法，此预取架构内含：主控制器、主控制器总线、预取电路、序列式总线以及序列式存储器。序列式数据系统的预取架构在主控制器与存储器之间使用序列式的界面，以减少界面接脚，进而降低成本；并且于主控制器中内建低成本的预取电路，以克服主控制器与序列式存储器间频宽较低的缺点。序列式数据系统的预取架构操作方法，则利用时钟脉冲控制机制决定提供时钟脉冲信号给主控制器的时机，避免主控制器等待太久造成错误或当机。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种数据系统的预取架构与其操作方法，且特别是有关于一种。
技术介绍
公知为了使用序列式数据系统，已经衍生出许多相关的架构与存取方法。举例来说，在公知所采用的显示器，如液晶监视器、等离子体电视、液晶投影机或液晶电视等，以主控制器与缩放引擎的关系来分时，可分为两种系统架构，分别如图1A与图1B所示图1A绘示公知的一种主控制器14与缩放引擎10的电路架构，此电路架构包括缩放引擎10、显示器模块12、主控制器14、模拟前端102、指针器104、光学扫描仪106。其中，主控制器14内还包含闪存142。此架构中，主控制器14外挂于缩放引擎10上，且以序列界面连接。虽然以序列界面连接能减少缩放引擎10的外部接脚，但因序列式的闪存142频宽不足，造成效能降低。另外，在主控制器14中加入闪存142的集成电路并非使用一般的闪存制作工艺，而需使用嵌入式闪存制作工艺，成本较高。图1B绘示公知的另一种主控制器208与缩放引擎20的电路架构，此电路架构包括缩放引擎20、显示器模块22、平行界面的闪存24、模拟前端202、指针器204、光学扫描仪206、主控制器208。其中，主控制器208位于缩放引擎20内，且缩放引擎20外挂平行界面的闪存24。主控制器208与闪存24之间采用平行界面的连接方式，可满足主控制器208对频宽的要求与避免闪存24得使用嵌入式闪存的昂贵制作工艺。但由于平行界面所占的接脚甚多，反而造成缩放引擎20的封装成本上扬。综合以上所述，公知主控制器与存储器之间连接界面的缺点为(1)若在主控制器14内加入闪存142的集成电路，则需使用嵌入式闪存的制作工艺，成本较高。(2)当缩放引擎10外挂主控制器14并以序列界面连接时，序列式的闪存142频宽不足，造成效能降低。(3)当缩放引擎20内含主控制器208，外挂平行界面的闪存24时，因平行界面所占接脚甚多，增加了缩放引擎20的封装成本。
技术实现思路
本专利技术提供一种序列式数据系统的预取架构，使用序列式的界面以减少主控制器与存储器的界面接脚，并于主控制器中内建低成本的预取电路，以克服与序列式的存储器间频宽较低的缺点。本专利技术另提出一种序列式数据系统的预取架构操作方法，即序列式存储器的读取方式为输入起始地址后就循序输出数据，且输出数据单元的时间短于主控制器总线从取得数据地址到取得数据单元的时间间隔。为达上述与其它的目的，本专利技术提出一种序列式数据系统的预取架构，此架构包括主控制器、预取电路、序列式存储器、主控制器总线以及序列式总线。上述主控制器为依时钟脉冲信号进行操作的单元，并透过主控制器总线存取序列式存储器中的数据。上述预取电路连接至主控制器总线以提供数据，并暂时存放主控制器的待执行程序代码，且预先抓取主控制器所需的指令与数据，等待主控制器取用。上述序列式存储器的数据透过序列式总线提供给预取电路。其中预取电路更包括缓冲存储器，控制电路，传输控制线。上述缓冲存储器负责储存由序列式存储器传来的数据。上述控制电路则根据指令以控制序列式存储器将数据提供至缓冲存储器，并控制缓冲存储器将储存的数据提供至主控制器。上述传输控制线于缓冲存储器的空间使用完毕时暂停序列式存储器的数据传输，并于缓冲存储器有可用的空间时继续序列式存储器的数据传输。其中，序列式数据系统的预取架构还包括时钟脉冲控制机制，于主控制器所需的数据不存在于缓冲存储器之中时，暂停将时钟脉冲信号提供至主控制器，并于数据被存入至缓冲存储器中后继续将时钟脉冲信号提供至主控制器。为了达上述与其它的目的，本专利技术提出一种序列式数据系统的预取架构操作方法，操作方法如下由主控制器发出数据地址值后，至预取电路中寻找数据地址值所对应的数据，同时由预取电路判断数据地址值所对应的数据是否已存在于预取电路中。若数据地址值所对应的数据已存在于预取电路中，则由预取电路中将数据地址值所对应的数据经主控制器总线传回主控制器，并从序列式存储器复制下笔数据至预取电路中；若数据地址值所对应的数据不存在于预取电路中，则送出数据的地址值至序列式存储器，然后透过预取电路将数据地址值所对应的数据经主控制器总线传回主控制器。为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。附图说明图1A绘示公知的一种缩放引擎与主控制器以序列界面连接的电路方块图；图1B绘示公知的一种缩放引擎内含主控制器，外挂平行界面的闪存的电路方块图；图2绘示本专利技术的实施例的一种缩放引擎内建预取电路，外挂序列式闪存的电路方块图；图3绘示本专利技术的实施例的一种序列式数据系统的预取架构示意方块图；图4绘示本专利技术的实施例的一种序列式数据系统的预取架构操作方法流程图。标号说明10，20，40缩放引擎12，22显示器模块14，60，208，408主控制器 24，44，142闪存62主控制器总线64，400预取电路66序列式总线 68序列式存储器102，202模拟前端 104，204指针器 106，206光学扫描仪 402其它电路642控制电路 644缓冲存储器646传输控制线 648时钟脉冲控制机制S102～S112标示各个流程步骤具体实施方式第一实施例图2绘示根据本专利技术的一较佳实施例的序列式数据系统的预取架构电路方块图，以内建预取电路，外挂序列式闪存的方式。在此图中，包括了缩放引擎40、其它电路402，而其中的序列式的闪存44、预取电路400与主控制器408组成序列式数据系统的预取架构。其中，缩放引擎40内含主控制器408，且内建预取电路400，另外，缩放引擎40外挂序列式的闪存44。依据本专利技术，由于缩放引擎40中内建预取电路400，因此预取电路400可预先抓取主控制器408所要的数据与指令，等待主控制器408取用，克服了序列式的闪存44频宽不足的问题，并且使用序列式的闪存44不但减少了缩放引擎40的外部接脚，也节省了缩放引擎40的封装成本。再者，在此电路中的序列式闪存44得以使用一般的闪存制作工艺，而于缩放引擎40内建预取电路400所需增加的成本也相当低。第二实施例请参照图3，其绘示本专利技术的一种序列式数据系统的预取架构示意方块图。其中，主控制器60依时钟脉冲信号进行操作，并透过主控制器总线62发出指令以取得数据，如熟悉此技术者可知，其中主控制器60可为8位或16位的主控制器，但不以此为限。再者，预取电路64连接至主控制器总线62以提供数据，且预先抓取主控制器60所需的指令与数据，等待主控制器60取用。而序列式存储器68将数据透过序列式总线66提供至预取电路64内，如熟悉此技术者可知，序列式总线66界面可为I2C总线、序列式周边界面总线或LPC总线，但不以此为限。其中，预取电路64中还包括缓冲存储器644储存由序列式存储器68传来的数据；而控制电路642控制序列式存储器68将数据提供给缓冲存储器644，并控制缓冲存储器644将所储存的数据提供至主控制器60；以及传输控制线646于缓冲存储器644的空间使用完毕时暂停序列式存储器68的数据传输，并于缓冲存储器644有可用的空间时继续序列式存储器68的数据传输。其中，序列式数据系统的预取架构还包括时钟脉冲控制机制648，当主控制器60所需的数据不存在于缓冲存储器644之中时，暂停将时钟脉冲本文档来自技高网...

【技术保护点】
一种序列式数据系统的预取架构，其特征在于：包括：　　　　一主控制器，依一时钟脉冲信号进行操作；　　　　一主控制器总线，该主控制器透过该主控制器总线发出一指令以取得一数据；　　　　一预取电路，连接至该主控制器总线以提供该数据；　　　　一序列式存储器，将该数据透过一序列式总线提供至该预取电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：粘躍耀，林永明，
申请(专利权)人：联阳半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]