一种二进制加法器电路，包括： 进位逻辑电路，连接为接收组生成信号和组传播信号，并配置为根据该组生成信号和组传播信号产生一对补充进位信号；以及 选择逻辑，连接为接收第一预和、第二预和、及所述一对补充进位信号，并配置为根据所述一对补充进位信号产生所述第一预和或所述第二预和。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术一般涉及二进制加法器电路，并尤其涉及数字处理器中使用的快速二进制加法器电路。
技术介绍
现代处理器(例如微处理器)通常包括一些二进制加法器电路(即“加法器”)。例如，在执行加减乘除的整数算术逻辑单元(ALU)中通常使用一个加法器。浮点处理器可包括两个加法器一个用于处理尾数，另一个用于处理指数。可使用附加加法器以计算内存存取和转移指令的相对地址。在许多处理器设计中，ALU中执行加法运算所需的时间限制了处理器的速度。一般而言，二进制加法器是现代处理器的性能要求高的组件。而且，随着处理器时钟信号频率增加且周期减小，在处理器时钟信号的单个循环期间，实现能产生和以及进位信号的“宽”加法器(例如64位加法器)变得格外困难。虽然以动态逻辑实现的加法器计算和以及进位信号可快于静态逻辑实现，但由于动态逻辑电路通常较高的功耗和对噪音的增加的敏感度，静态逻辑器件仍是令人满意的。“快”静态加法器设计的多样性包括超前进位加法器和进位选择加法器。在典型的超前进位加法器中，加数A和被加数B被分为多个部分或“块”AI和BI。一般而言，将每一块中的位和来自前一块的进位(例如进位输入(carry in))相加以形成和以及该块的进位输出(carry out)。对每一块计算生成信号GI和传播信号PI，并将它们逻辑组合以计算该进位输出。PI＝AI+BI其中‘+’表示逻辑OR(或者PI＝AI XOR BI)GI＝AI·BI其中‘·’表示逻辑ANDCarry In＝CI+1(其中较低编号位更有效(significant))Carry Out＝CI＝GI+PI·CI+1(其中较低编号位更有效)Sum＝AIXOR BIXOR CI(或Sum＝PIXOR CI，其中PI＝AIXOR BI) 该超前进位技术通过允许重叠进位信号计算(即，允许实质并行计算该进位信号)而节省时间。与其它静态加法器实现(例如超前进位加法器)相比，进位选择加法器具有相对小的门输出端数(每一门输出驱动的门输入的数目)和相对小的门级数目，所以它们也是很通用的选择。在典型进位选择加法器中，与在典型超前进位加法器中一样，加数A和被加数B被分为多个部分或块。一般而言，将每一块中的位和来自前一块的进位(例如进位输入)相加以形成和以及该块的进位输出。与超前进位加法器不同的是，进位选择加法器对每一块执行两个单独加法运算一个进位输入(即假设进位输入)为‘0’，另一个进位输入(即假设进位输入)为‘1’。这两个加法运算的结果称为“预和(presums)”，并通常被提供给多路复用器的输入。使用前一块产生的进位输出来控制该多路复用器，以使该多路复用器能选择正确预和。前一块产生的进位输出也确定当前块产生的进位输出。该进位选择技术通过计算所有可能预和，然后根据实际进位信号而从这些预和中选择，从而节省时间。随着处理器时钟信号频率继续增加，存在对能在更短时间周期内产生和以及进位信号的加法器的持续需求。
技术实现思路
公开了一种包括连接至选择逻辑的进位逻辑电路的二进制加法器电路。该进位逻辑电路接收组生成信号和组传播信号，并根据该组生成信号和组传播信号而产生一对补充进位信号。该选择逻辑接收第一预和、第二预和，及所述一对补充进位信号，并根据所述一对补充进位信号而产生所述第一预和或第二预和。公开了用于产生在加法器电路中使用的进位逻辑电路的方法。所述方法包括在沿着该进位逻辑电路的关键定时路径的每一位置执行一些操作。在一种方法中，将执行组生成逻辑函数GI，I+1＝GIOR GI+1AND PI，其中GI和GI+1是生成信号，PI是传播信号。当GI+1＝CI+1时，GI，I+1＝CI，并调查生成信号GI和GI+1的到达时间。如果生成信号GI比生成信号GI+1早到达，则选择复杂的AND-OR-INVERT门以执行该组生成逻辑函数。另一方面，如果生成信号GI+1比生成信号GI早到达，则选择级联成对的NAND门以执行该组生成逻辑函数。在另一种方法中，将执行组生成逻辑函数GI，I+1’＝GI’AND GI+1’OR PI’，其中GI’和GI+1’是生成信号，PI’是传播信号。调查生成信号GI’和GI+1’的到达时间。如果生成信号GI’比生成信号GI+1’早到达，则选择复杂的OR-AND-INVERT门以执行该组生成逻辑函数。另一方面，如果生成信号GI+1’比生成信号GI’早到达，则选择级联成对的NOR门以执行该组生成逻辑函数。附图说明通过结合附图的下列说明，可更好理解本专利技术，其中相同附图标记表示相同元件，并且其中图1是包括多个超前进位(CLA)加法器电路和进位选择加法器电路的典型结构的64位二进制加法器电路的一个实施例的示意图；图2是图1的CLA加法器电路的代表的一个实施例的示意图，其中该CLA加法器电路的代表包括CLA逻辑；图3是图1的64位加法器电路的一个实施例的示意图；和图4是图2的CLA逻辑的一个实施例的示意图。具体实施例方式在下面的讨论中，提出了许多特定细节以全面了解本专利技术。然而，本领域普通技术人员应理解无需这些特定细节也可实现本专利技术。在其它例子中，已用示意或方框图形式示出了公知元件以防止本专利技术被隐盖在不必要的细节中。另外，大部分省略了与网络通信、电磁信号技术等有关的细节，因为认为这些细节不是全面理解本专利技术所必须的，而且能被相关
普通技术人员所理解。还应注意的是，除非另外指明，可以以硬件、软件或其结合来执行这里所述的所有功能。然而，在一个优选实施例中，除非另外指明，可由例如计算机或电子数据处理器的处理器根据例如计算机程序代码、软件的代码，和/或被编码以执行这样的功能的集成电路执行这些功能。图1是包括超前进位(CLA)结构和进位选择结构的64位二进制加法器电路100的一个实施例的示意图。加法器电路100接收64位二进制加数A<0:63>、64位二进制被加数B<0:63>和CARRY IN信号，并产生64位二进制和SUM<0:63>以及CARRY OUT信号SUM<0:63>＝A<0:63>+B<0:63>+CARRY IN(’+’表示加)并且如果该加法运算产生进位，则设置该CARRY OUT信号。应注意的是，在这里所述的有序位表示法中，<0>位是最高有效位，而最高编号位(例如<63>位)是最低有效位。举例来说，由64位二进制加数A<0:63>表示的十进制值等于(A<0>·263)+(A<1>·262)+...+(A<63>·20)，其中‘+’表示加，而‘·’表示乘。在图1的实施例中，该64位加法器电路100包括15个实质相同版本的8位超前进位(CLA)加法器电路102。安排14个CLA加法器电路102以形成7对CLA加法器电路。为了简化图1，在图1中仅示出了两对(标为104A和104B)。第15个CLA加法器电路单独工作，并在图1中标为106。所述7对CLA加法器电路接本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：闻华君，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
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