利用快闪存储器引导的系统和方法技术方案

一种系统，包括：数据寄存器；快闪存储器，包括引导处理程序代码和引导加载程序代码、引导程序代码和ＯＳ代码，其中，当向系统加电时，快闪存储器将引导处理程序代码和引导加载代码载入数据寄存器；系统存储器；中央处理单元 ，通过执行引导处理程序代码来将在数据寄存器中的引导加载代码载入系统存储器，随后通过执行引导加载程序代码将引导程序代码和ＯＳ代码载入系统存储器。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种利用快闪存储器引导的系统和引导所述系统的方法，具体涉及利用通过加电自动读取功能执行系统引导的快闪存储器引导的系统和引导所述系统的方法。
技术介绍
一般，术语“引导”表示启动或重新启动诸如计算机或个人数字助理(PDA)的系统的操作，一般按照在引导存储器中存储的基本输入/输出系统(BIOS)的处理例程来执行所述操作。BIOS通过加电自检(POST)操作来初始化和检查每个硬件。如果正常地执行POST操作，则执行作为系统引导所需要的很小的程序的引导加载程序以向系统存储器加载操作系统(OS)软件。OS软件搜索系统硬件和软件的配置信息以便可以正常地操作系统。传统的引导存储器主要使用EPROM、EEPROM等。但是，存在问题它需要相当长的时间来改变引导程序，并且它也要求诸如用于写入数据的ROM写入器的附加PROM程序器件。为了解决这些问题，已经考虑到可以使用电子可写入/可擦除快闪存储器来作为引导存储器。而且，因为提供BIOS的快闪存储器包括(用于以块为单位发送数据的)I/O型存储器接口，因此它不能直接执行引导代码。于是，需要一个用于向(用于以字节/字为单位发送数据的)通用ROM型存储器接口转换的控制逻辑电路和用于暂时存储从快闪存储器接收的数据的附加存储器。由本申请人提交的韩国专利申请第2002-12356号公开了一种利用快闪存储器引导的系统和引导所述系统的方法。参见图10，按照这个专利申请的系统的实施例包括控制器11、引导程序12、快闪存储器14和系统存储器16，其中通过系统总线18执行数据发送。具体上，引导程序12包括引导加载程序块和内部RAM块，快闪存储器14被划分成引导程序代码区域、OS代码区域和数据代码区域。当加电时，已经接收到系统复位信号的引导程序12向内部RAM块加载引导程序代码。随后，控制器11执行引导程序代码以便操作系统。但是，这样的系统还需要特殊的硬件控制器和存储器，诸如引导加载程序块和内部RAM块，以便执行存储在快闪存储器中的引导程序代码。因此，这样的系统具有缺点在于可能增加了系统成本。
技术实现思路
本专利技术被考虑来解决现有技术中的上述问题。因此，本专利技术的一个典型目的是不用附加的硬件控制器或存储器来引导系统。本专利技术的另一个典型目的是利用加电自动读取功能来通过软件引导系统。为了实现上述典型目的，本专利技术提供了一种系统，包括数据寄存器；快闪存储器，包括引导处理程序代码和引导加载程序代码、引导程序代码和OS代码，其中，当向系统加电时，快闪存储器将引导处理程序代码和引导加载代码载入数据寄存器；系统存储器；中央处理单元，通过执行引导处理程序代码来将在数据寄存器中的引导加载代码载入系统存储器，随后通过执行引导加载程序代码将引导程序代码和OS代码载入系统存储器。同时，本专利技术提供了一种引导系统的方法，包括步骤当对系统加电时，将存储在快闪存储器中的引导处理程序和引导加载程序载入快闪存储器的数据寄存器；使得中央处理单元可以访问已经载入数据寄存器中的引导处理程序代码和引导程序代码，以便通过执行引导处理程序代码来将引导加载程序代码载入系统存储器，并且依序地，通过执行引导加载程序代码将引导程序代码和OS代码载入系统存储器。优选的但不是必须的是，引导处理程序代码和引导加载程序代码被载入快闪存储器，并且所述快闪存储器是顺序访问类型的快闪存储器。在本专利技术中，考虑到因为中央处理单元和快闪存储器具有不同的接口而导致不能进行对快闪存储器的顺序访问，引导处理程序代码和引导加载程序代码是通过将假定访问任意地址的程序代码转换为允许顺序访问的程序代码而准备的代码。而且，当对系统加电时，引导处理程序代码和引导加载程序代码通过使得中央处理单元能够顺序访问快闪存储器中的数据而不用输入命令和地址来支持软件引导。附图说明通过下面参照附图给出的对说明性、非限定性的实施例的说明，本专利技术的上述和其他目的、优点和特点将会变得清楚，其中图1是示出按照本专利技术的一个实施例的系统的配置的视图；图2是示出按照本专利技术的一个实施例的数据从顺序访问型快闪存储器向系统存储器的移动的视图；图3示出了在本专利技术的一个实施例中在中央处理单元和顺序访问型快闪存储器之间的输入/输出关系；图4是图解按照本专利技术的一个实施例的、将任意访问执行代码转换为顺序访问执行代码的方法的视图；图5是图解按照本专利技术的一个实施例的引导系统的方法的工作流程图；图6图解了在本专利技术的一个实施例中使用的快闪存储器的引线的配置和细节；图7是在本专利技术的一个实施例中使用的快闪存储器的方框图；图8是图解在按照本专利技术的一个实施例中使用的快闪存储器中的一般读取操作的时序图；图9是图解在本专利技术的一个实施例中使用的加电自动读取操作的时序图；图10是示出利用传统的顺序访问型快闪存储器作为引导存储器的系统的配置的视图。具体实施例方式在描述本专利技术的说明性、非限定性的实施例之前，首先参照图6-8说明在本专利技术中使用的顺序访问型快闪存储器的引线配置、功能和一般读取操作。然后，参照图9说明在本实施例中与系统的引导相关的加电自动读取操作。作为参考，例如在与具有K9F1GXXQ0M和K9F1GXXU0M的元件号的器件有关的、由三星电子有限公司出版的数据手册(“128M×8比特/64M×26比特与非快闪存储器”，2002)中公开了典型的顺序访问型快闪存储器。图6-8分别是图解了引线的配置、图解了在本专利技术中使用的顺序访问型快闪存储器的X8器件(K9F1G08X0M)的读取操作的功能方框图和流程图的视图。在图6中，I/00～I/07被用作用于命令输入的端口以及用于地址和数据输入/输出的端口。而且，一个备用/忙信号R/B指示器件操作的状态。当备用/忙信号R/B低时，它指示一个程序即擦除和随机读取操作在进行。一个加电读取使能信号PRE控制在加电期间要执行的自动读取操作。图7示出了其具体功能方框图。如图中所示，顺序访问型快闪存储器包括电子可擦除和可编程存储单元阵列100；X缓冲器、锁存器和解码器110；Y缓冲器、锁存器和解码器112；命令寄存器114；控制逻辑电路和高压产生器116；数据寄存器和传感放大器118；超高速缓冲存储器120；以及Y选通电路122。另外，它还包括与数据输入/输出相关的I/O缓冲器和锁存器124、全局缓冲器126和输出驱动器128。存储单元阵列100具有M页。虽然存储单元阵列100的页数一般依赖于设计规格，但是X8器件(K9F1G08X0M)是1056M比特的存储器，并且包括65,536页，其中每页的大小是2112字节。通过从X缓冲器、锁存器和解码器110提供的地址信号来选择在存储单元阵列100中的存储单元的行(或其中存储单元彼此连接的任意字线)，通过从Y缓冲器、锁存器和解码器112提供的地址信号来选择存储单元的列。通过将指定的命令输入到命令寄存器114来执行快闪存储器的读取、写入、程序和擦除操作。用于选择每个模式的引线的状态如下。 注1.X可以是VIL或VIH。2.WP和PRE应当被偏置到CMOS高或CMOS低来用于备用。如表中所示，当WRITE_ENABLE WE信号低同时芯片使能CE信号低时可以输入地址和数据。如图8所示，例如，当器件在读取模式中时，通过经由I/O X引线与4个地址周期(列地址1和2，行地本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：朴赞益，尹松虎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：