进行从虚拟地址到物理地址的变换的地址变换装置制造方法及图纸

一种进行从虚拟地址到物理地址的地址变换的地址变换装置，其中：　　　　设有保持所述物理地址的数据的数据输入部分，以及　　　　作为所述数据输入部分的标记，将地址空间标识符与虚拟地址加以存储的标记输入部分；　　　　所述标记输入部分包括，　　　　保持所述地址空间标识符的地址空间标识符保持部分，　　　　将保持在所述地址空间标识符保持部分中的地址空间标识符保持值和新输入的地址空间标识符输入值加以比较的地址空间标识符比较判定部分，　　　　保持所述虚拟地址的虚拟地址保持部分，以及　　　　将保持在所述虚拟地址保持部分中的虚拟地址保持值和新输入的虚拟地址输入值加以比较的虚拟地址比较判定部分；　　　　所述虚拟地址比较判定部分设有给其输出线充电的充电电路与禁止给所述输出线充电的充电禁止电路，该部分基于所述地址空间标识符保持值和所述地址空间标识符输入值之间的比较结果，控制所述输出线的电位状态，规定地址变换时的所述虚拟地址保持值和所述虚拟地址输入值的比较操作的执行或不执行。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及进行从虚拟地址到物理地址的变换的地址变换装置，具体涉及附属于操作虚拟存储系统的中央处理装置(CPUCentralProcessing Unit)而被使用的存储器管理单元(MMUMemoryManagement Unit)内的地址变换用的翻译后援缓冲器(以下称为TLB(Translation Lookaside Buffer))。
技术介绍
操作虚拟存储系统的CPU，在对命令与数据存取时输出逻辑存储空间上的虚拟存储地址。但是，由于实际的命令与数据保持在物理空间上的物理地址中，采用MMU进行从虚拟地址到物理地址的变换。此时，为了高速进行地址变换，采用设于MMU内的TLB。作为使用虚拟存储系统的半导体装置的传统技术，例如，在日本专利文献特开平4-262436号公报(第1栏～第2栏，图3、4)中，公开了采用相联存储器(CAMContent Addressable Memory)单元为标记(tag)部分加以使用的地址变换缓冲电路的结构。换言之，公开了在标记部分上，在用以对多重虚拟存储空间中的各空间进行识别的过程识别号和用以存取的有效地址之间加以比较的结构。并且，在日本专利文献特开平7-282587号公报(第13栏～第14栏，图4)中，公开了为实现从虚拟地址到物理地址的地址变换中所使用的TLB的高速化而降低匹配线的寄生电容的CAM的结构例。对于高速进行从虚拟地址到物理地址的地址变换请求，一直以来，虽然用降低匹配线的寄生电容等方法实现地址变换的高速化，实际上却未达到足够的高速。
技术实现思路
本专利技术旨在解决上述课题，提供以较少的电力损耗能够进行从虚拟地址到物理地址的变换的TLB。本专利技术第一方面的地址变换装置是一种进行从虚拟地址到物理地址的地址变换的地址变换装置，其中设有保持所述物理地址的数据的数据输入部分；以及作为所述数据输入部分的标记，将地址空间标识符与虚拟地址加以存储的标记输入部分。所述标记输入部分包括保持所述地址空间标识符的地址空间标识符保持部分；将保持在所述地址空间标识符保持部分中的地址空间标识符保持值和新输入的地址空间标识符输入值加以比较的地址空间标识符比较判定部分；保持所述虚拟地址的虚拟地址保持部分；以及将保持在所述虚拟地址保持部分中的虚拟地址保持值和新输入的虚拟地址输入值加以比较的虚拟地址比较判定部分。所述虚拟地址比较判定部分设有，给其输出线充电的充电电路与禁止给所述输出线充电的充电禁止电路。该部分基于所述地址空间标识符保持值和所述地址空间标识符输入值之间的比较结果，控制所述输出线的电位状态，规定地址变换时的所述虚拟地址保持值和所述虚拟地址输入值的比较操作的执行或不执行。本专利技术第二方面的地址变换装置是一种进行从虚拟地址到物理地址的地址变换的地址变换装置，其中设有保持所述物理地址的数据的数据输入部分；以及作为所述数据输入部分的标记，将地址空间标识符与虚拟地址加以存储的标记输入部分。所述标记输入部分包括将关于所述标记输入部分的数据是否有效的信息加以保持的有效位部分；保持所述地址空间标识符的地址空间标识符保持部分；将保持在所述地址空间标识符保持部分中的地址空间标识符保持值与保持在所述有效位部分中的有效位保持值和新输入的地址空间标识符输入值与有效位输入值加以比较的地址空间标识符比较判定部分；保持所述虚拟地址的虚拟地址保持部分；以及将保持在所述虚拟地址保持部分中的虚拟地址保持值和新输入的虚拟地址输入值加以比较的虚拟地址比较判定部分。所述虚拟地址比较判定部分，基于所述地址空间标识符保持值和所述地址空间标识符输入值的比较结果与关于所述标记输入部分的数据是否有效的所述信息，规定地址变换时的所述虚拟地址保持值和所述虚拟地址输入值的比较操作的执行或不执行。附图说明图1是说明本专利技术实施例1的TLB的结构的方框图。图2是ASID比较判定部分的结构示图。图3是虚拟地址比较判定部分的结构示图。图4是CAM单元的结构示图。图5是说明本专利技术实施例2的TLB的结构的方框图。图6是说明本专利技术实施例3的TLB的结构的方框图。图7是虚拟地址比较判定部分的结构示图。图8是说明本专利技术实施例4的TLB的结构的方框图。图9是说明有效位部分的结构的变形例的示图。图10是说明有效位部分的结构的变形例的示图。(符号说明)102、102A、501 ASID比较判定部分；104、104A虚拟地址比较判定部分；105、401ASID匹配线；106、402虚拟地址匹配线；107ASID有效信号；202锁存器；203ASID比较控制信号；304、602 OR门；502测试数据控制信号；503测试数据输入信号；601选择器；808标记输入部分；809数据输入部分；810ASID保持部分；811虚拟地址保持部分；812有效位部分；813CAM单元；1002虚拟地址比较控制信号。具体实施例方式(A.实施例1)(A-1.装置结构)(A-1-1.整体结构)首先，参照图1，就本专利技术实施例1的翻译后援缓冲器(称为TLB)100的结构进行说明。如图1所示，TLB100中主要设有控制操作的控制部分805、保持虚拟地址的标记部分806、保持与在标记部分806中保持的虚拟地址对应的物理地址数据部分807等。通过虚拟地址输入通路801，向控制部分805供给由位于外部的CPU(未作图示)输出的虚拟地址，并且，从保持表示其存取与哪个地址空间对应的地址空间标识符(称为ASID)的ASID寄存器802，经由ASID输入通路803供给ASID。再有，向控制部分805通知ASID寄存器802的内容变更的ASID寄存器变更通知信号101，由ASID寄存器802供给。经由物理地址输出通路804，从控制部分805向外部输出物理地址。并且，控制部分805和标记部分806之间经由如下各通路相连从控制部分805向标记部分806输入ASID的ASID发送通路814，控制ASID比较判定操作的ASID比较控制信号203的发送通路103，从控制部分805向标记部分806输入虚拟地址的虚拟地址发送通路815，从控制部分805向标记部分806输入有效位数据的有效位数据发送通路816，以及从控制部分805向标记部分806输入对比较判定操作加以控制的虚拟地址比较控制信号1002的控制信号发送通路818。并且，控制部分805和数据部分807之间，经由将由数据部分807读出的物理地址送到控制部分805的物理地址发送通路821相连。(A-1-2.标记部分的结构) 标记部分806设有多个保持成组的ASID与虚拟地址的标记输入部分808。标记输入部分808内包括保持ASID的ASID保持部分810；保持虚拟地址的虚拟地址保持部分811；将保持在标记输入部分808中的数据是否有效的信息加以保持的有效位部分812；对已输入的ASID和在标记输入部分808内的ASID保持部分810上的保持内容加以比较判定的ASID比较判定部分102；对已输入的虚拟地址和在标记输入部分808内的虚拟地址保持部分811上的保持内容以及已输入的有效位数据和在有效位部分812上的保持内容加以比较判定的虚拟地址比较判定部分104。ASID比较判定部分102与虚拟地址比较判定部分104在每个标记输入部分808上各设置一个。这里，ASID保持部本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：桝井规雄，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：