使用预存储的权重的加权随机模式测试制造技术

公开了一种通过下载一系列随机加权的位到一个扫描链而测试集成电路的装置和方法，其中，每一位具有由权重发生器实时发生的被不同地确定的权重。该权重发生器有一个开关，该开关由一个特别为随机加权的位的每一位存储的位控制，所述随机加权的位确定所述位的权重。该控制信号被存储在存储器中，该控制信号与该位的产生同步的被下载到该开关中。优选地，该存储器在芯片上，并进一步是该集成电路的一部分。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及电路测试，更具体说涉及使用加权的测试输入的集成电路测试。
技术介绍
在单一半导体芯片上制作的复杂的集成电路包括数以千计既有时序的、也有组合的电路元件。这些电路元件对于分立的独立测试在物理上是不可被访问的。因为在该电路元件之间的内部互连和相互依赖的复杂性，单个电路元件以及整个装置完整性的测试随着电路元件的数量的增加变得日益耗时。现有技术的集成电路测试使用至少一些测试中的电路的时序(或存储器)元件的修改来包括锁存器和耦连的开关(多路转换器)，并使用这些被锁存的时序元件的串行耦连来形成在测试输入发生器和输出捕获电路之间的至少一个移位寄存器。这些锁存器的每个都由系统时钟控制。时序元件的每一串行耦连称为扫描链或扫描寄存器。每一被锁存的时序元件称为扫描元件或扫描触发器。来自测试发生器的测试输入被扫描到存储元件中，而测试结果被通过该扫描寄存器从该存储元件中扫描出来。每一时序电路元件另外连接到形成一组合逻辑块的至少一个组合电路元件。为测试组合逻辑块的功能和性能，把测试位的各种组合从耦连的扫描元件输入到该组合逻辑块，通过一个扫描寄存器对其进行接收。每一扫描元件(除了在链末端的以外)根据被输入到连接的开关的信号的状态传输一个输入到另一个连接的扫描元件或者该连接的逻辑块，或者从其接收输出。该存储设备之一形成链的末端，并且从测试输入发生器接收扫描输入，该输入可以从输入引脚提供到该集成电路。另一个存储设备形成链的另一端，并且提供提供给输出捕获电路的扫描输出，所述扫描输出可以去往集成电路的输出引脚。一旦把一个适当的测试输入移位到扫描元件，则它就被通过把输入状态传输到组合逻辑块而被切换来运用组合逻辑块，该组合逻辑块以其平常的方式响应测试数据。当扫描元件被切换到扫描链移位方式时，结果就由扫描元件捕获，并由扫描链传输到捕获电路。现有技术测试使用一个随机模式测试输入发生器对被测试的集成电路的每一扫描链(因此可对每一组合逻辑块可选择地)产生一个确定的逻辑1逻辑0位的测试模式，其中逻辑1值和逻辑0值的似然率可能相等。现有技术测试另外使用一个加权的随机模式测试输入发生器以发生逻辑值1的概率不等于0.5的随机位。在生产线的基础上，全部测试一个集成电路的每一元件几乎不实用。相反，常规上一个电路在给定准确级测试。对于每一测试链，高准确级通常需要多个数量的输入测试集。这些测试集包括一个变化的确定性的输入权重。因此大量电路元件需要极大数量的测试数据，该测试数据必须被实时地交付给被测试的集成电路以使测试时间最少，不适当长的测试长度是不可接受的。另外，这一大量的实时数据需要昂贵的测试设备。问题是以实时方式给芯片上(on-die)加权的随机模式发生器提供大量的权重集(weight set)以便实现极高的错误覆盖。附图说明通过在附图中表示的示范的、但不是限制的实施例说明本专利技术。相同的号码在所有图中指示同样的元件。图1表示本专利技术的集成电路的一个实施例。图2表示本专利技术的权重发生器的一个实施例。图3表示本专利技术的权重检索器和分发器的实施例。图4表示根据本专利技术的方法的一个实施例的流程图，所述方法为单一控制信号集提供至扫描链的加权测试数据位流。说明的顺序不应理解为暗指这些操作是必须与顺序有关的。具体实施例方式在下面的说明中，将说明本专利技术的各个方面和细节。然而，对于熟悉本
的人显然，本专利技术可以只以本专利技术的某些或者全部方面实现。为解释起见，叙述了特定的数量、材料和结构以便提供对本专利技术的彻底了解。然而，对于熟悉本
的人显然，本专利技术在不要这些具体的方面和细节的情况下也是可以实现的。在其它场合，公知的特征被省略和简化，包括装置和方法步骤，以便不模糊本专利技术。各种操作作为多个被依次执行的分立的步骤以最有助于理解本专利技术的方式说明。然而，说明的次序不应该被理解为暗指这些操作需要依赖次序，特别是，步骤被介绍的次序。任何必要的排序另外明确表示或者会由熟悉本
的人理解。此外，重复使用术语“在一个实施例中”和/或“一实施例”。然而该术语不一定指同一个实施例，虽然它们可以是同一个。参考图1，测试中的集成电路包括至少一个扫描链104，该链被表示为扫描链104a-104n。该扫描链位于芯片102上。扫描链104的每一个包括测试中集成电路的结构化扫描元件(未示出)，每一个连接到测试中集成电路的至少一个结构化的组合元件电路(未示出)。每一扫描链的输出侧交替连接到芯片上或者芯片外的输出捕获电路，该输出捕获电路表示为芯片上的多输入签名寄存器(MISR)108，该多输入签名寄存器在通过扫描链104i(这里i表示任何实现的扫描链)捕获每一组合元件电路传输后的输出。MISR108比较捕获的输出位与预测的输出位以确定测试中电路的有效性。一般，压缩数据与常规称为签名的预测输出比较。如果由电路实现的签名与电路的无错误版的签名不同的话则发生错误检测。至每一扫描链的数据输入由本专利技术的一个权重发生器(WG)电路112提供，它表示为权重发生器112a-112n，其中，如图所示，WG112a提供至扫描链104a的输入，WG112b提供至扫描链112b的输入，WG112c提供至扫描链112c的输入，WG112n提供至扫描链104n的输入。权重发生器112的一个实施例的设计特别参考图2介绍。优选地，每一权重发生器112位于芯片上。每一权重发生器112i(这里i表示任何实现的权重发生器)提供到它所连接的扫描链104i的一个确定的伪随机加权输入，这里“权重”意思是为到扫描链104i的输入中的每一位获得位值为1的概率。每一权重发生器112i从一个常规伪随机模式发生器120(PRPG)接收形式为“k”个单独的数字信号输入116i的伪随机信号输入，(其中“i”指示至任何权重发生器112i的“k”个信号输入，并且其中每一信号输入包括至少一个单独的信号线)。具体考虑，数字信号的数量以及在任何一个信号输入上的高和低位(或1和0)的统计分布对每一权重发生器112i可以不同。每一权重发生器112i另外从本专利技术人优选称为“权重检索器和分发器”(WRD)电路128的电力接收用于形成一个数据字段的信号，本专利技术人优选将这一信号称为“随机权重确定”信号输入124i(这里“i”指示至权重发生器“i”的一个实现了的随机权重确定信号输入并且其中每一信号输入包括至少一个单独的信号线)。术语“随机权重确定信号”和“权重检索器和分发器”在下面的说明中使用。随机权重确定信号输入124i是这样一个信号，它的值确定施加在扫描链112i上的伪随机加权扫描输入位，而参考图2和3公开的它们的发生相应包括至扫描链104的权重输入的推导。参考图2介绍的权重发生器112i的一个实施例公开权重确定信号如何确定所施加的加权扫描输入位。每一权重发生器112i电路输出一个伪随机权重位信号148i(其中“i”指示任何实现的伪随机权重位信号，这里表示为a-n)，由随机权重确定信号124i确定任何位的权重。权重位信号被移位到扫描链104i的最左触发器，以便沿着扫描链104i向下传输并最终加载到组合元件电路中。数据下载电路168与提供相应的测试数据位至测试数据位流148i的权重发生器电路112i同步地下载在存储器136中存储的数据集的每一权重确定信号124数据字本文档来自技高网...

【技术保护点】
一种电路，包括：　　　　芯片上的权重发生器电路，用于为芯片上的扫描链提供至少一个加权的测试数据位流，其中，每一所述数据位流的一测试数据位的权重依赖于数据集的被下载到该权重发生器电路的一相应数据字段；　　　　存储器，用于存储该数据集；以及　　　　数据下载电路，用于与给每一所述测试数据位流提供相应测试数据位的该权重发生器电路同步地从存储器下载该数据集的每一数据字段到该权重发生器电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：CJM林，DM吴，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]