一种高速缓存系统，它具有： 高速缓存，它在被访问时，具有在第一周期执行输出存储数据的动作的第一访问模式和在比第一周期长的第二周期执行输出存储数据的动作的第二访问模式； 处理器，对所述高速缓存内的数据执行流水线处理； 访问模式控制部，根据在所述各访问模式下运行时有无流水线处理停顿，对所述高速缓存输出指示在所述第一访问模式下执行动作的第一访问模式信号和指示在所述第二访问模式下执行动作的第二访问模式信号中的一个。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及高速缓存系统和高速缓存控制装置，具体地说，涉及控制具有两种访问模式即在高电力消耗下高速运转的访问模式和在低电力消耗下低速运转的访问模式的高速缓存的高速缓存系统和高速缓存控制装置。
技术介绍
以前，为了补偿主存的访问速度，采用高速缓存的高速缓存系统进入实用化。所谓高速缓存是指设置在处理器和主存之间的高速记录介质。该高速缓存中放置使用频度高的数据。处理器不访问主存，而访问该高速缓存，由此取出数据，故而可以高速执行处理。日本专利特开平11-39216公开了具有两个访问模式的高速缓存。就是说，在所有访问模式中，与高速缓存中的地址存储器在命中/未命中判定动作并行，执行对于所有路径的索引动作。以此可使高速缓存命中的数据向外输出的高速化。另一方面，在唯一的访问模式的情况下，对用由高速缓存内地址存储器命中/未命中判定动作而得的路径选择信号选择的路径执行索引动作。以此变得只在必要的最小限度的存储器区域内动作，可望降低电力消耗。但是，上述日本专利特开平11-39216记载的示例，只是在连续读出这样的突发访问的情况下，对所有的访问模式和唯一的访问模式执行选择的示例。就是说，在连续读出这样的突发访问的情况下，第一次访问是在全部访问模式下执行访问，第二次访问以后，在唯一的访问模式下执行访问。然而，如上所述，必须执行两个访问模式的选择，不限于连续读出的第一次访问和第二次之后的访问。例如，在执行大量数据的流水线处理的高速缓存系统中，防止流水线停顿(处理等待)，或者即使出现停顿，也希望尽可能缩短等待时间。另一方面，不发生流水线停顿时，希望尽量在低电力消耗下运转。另外，在使用从两种以上的时钟频率中选择一种进行运转的CPU(中央处理单元，处理器)的高速缓存系统中，在选择高的时钟频率时，与降低电力消耗相比，优先要求高速运转，在选择低的时钟频率时，与加快运行速度相比，优先降低电力消耗。
技术实现思路
本专利技术的主要目标是提供一种高速缓存系统，它是在本专利技术的CPU进行多指令流水线处理的情况下，满足防止流水线处理等待或缩短处理等待时间的条件，能够适当地选择访问模式，以便在尽可能低的电力消耗下运行的高速缓存系统。此外，本专利技术的另一目标是提供一种高速缓存控制装置，它在使用从两种以上的时钟频率中选择一种进行运行的CPU的情况下，可以根据当前选择的频率，适当选择访问模式。按照本专利技术一个方面的高速缓存系统具有高速缓存，它在被访问时，具有在第一周期执行输出存储数据的动作的第一访问模式和在比第一周期长的第二周期执行输出存储数据的动作的第二访问模式；处理器，对高速缓存内的数据执行流水线处理；访问模式控制部，根据在各访问模式下运行时有无流水线处理等待，对高速缓存输出指示在第一访问模式下执行动作的第一访问模式信号和指示在第二访问模式下执行动作的第二访问模式信号中的一个。因此，可以在满足防止流水线处理等待或缩短处理等待时间的条件上，适当选择访问模式，使之在电力消耗尽可能低的情况下运行。另外，按照本专利技术另一方面的高速缓存控制装置，用于控制高速缓存，高速缓存在被访问时，具有在第一周期执行输出存储数据的动作的第一访问模式和在比第一周期长的第二周期执行输出存储数据的动作的第二访问模式；高速缓存控制装置具有判定部，对从多种时钟频率中选择其中一种频率进行动作的处理器是在预定值以上的时钟频率下动作还是在不足预定值的时钟频率下动作进行判定，处理器是对高速缓存内的数据执行处理的处理器；访问模式控制部，当判定部判定处理器在预定值以上的时钟频率下动作时，输出指示第一访问模式的第一访问模式信号，当判定部判定处理器在不足预定的时钟频率下动作时，输出指示第二访问模式的第二访问模式信号。附图说明图1表示按照本专利技术第一实施例的高速缓存的结构；图2表示高速缓存访问模式切换部9的详细结构；图3是表示双周期访问模式下高速缓存100的动作时序图；图4是表示单周期访问模式下高速缓存100的动作时序图；图5表示按照本专利技术第一实施例的高速缓存系统的构成；图6表示分支和预取动作以外的动作时高速缓存100内指令读出和执行的顺序；图7表示分支时高速缓存100内指令读出和执行的顺序；图8表示预取时高速缓存100内指令读出和执行的顺序；图9表示按照本专利技术第二实施例的高速缓存系统的构成；图10是表示分支目的地址的低2位为“HH”时高速缓存100内指令读出和执行的顺序；图11表示指令队列18的状态变迁；图12表示按照本专利技术第三实施例的高速缓存系统的构成；图13表示寄存器编号一致时高速缓存100内指令和操作数数据的读出和执行的顺序； 图14表示寄存器编号不一致时高速缓存100内指令和操作数数据的读出和执行的顺序；图15表示按照本专利技术第四实施例的高速缓存系统的构成；图16表示CPU时钟频率高时指令高速缓存98内指令的读出的执行的顺序；图17表示CPU时钟频率高时指令高速缓存98内的指令和数据高速缓存99内的操作数数据的读出和执行的顺序；图18表示CPU时钟频率低时指令高速缓存98内指令的读出的执行的顺序；图19表示CPU时钟频率低时指令高速缓存98内的指令和数据高速缓存99内的操作数数据的读出和执行的顺序；图20表示分支目的地址的低2位为“HH”时指令高速缓存100内指令的读出和执行的顺序的变形例；图21表示分支目的地址的低2位为“HH”时指令高速缓存100内指令的读出和执行的顺序的变形例。具体实施例方式以下将利用附图说明本专利技术的实施例。(第一实施例)(结构)图1所示的高速缓存100以双路径设置相联方式构成。参照该图，高速缓存100包括标记存储器1、比较器920、921、未命中判定装置3、高速缓存访问模式切换部9、数据存储器4、锁存器回路6和选择器5。标记存储器1是地址存储器，包括两个作为地址阵列的标记路径0和标记路径1。保存使标记路径0、标记路径1与索引地址对应的标记地址。用标记路径0的索引地址指定的标记地址，表示用后述的数据路径0的同一个索引地址指定的数据高位地址。同样地，用标记路径1的索引地址指定的标记地址，表示用数据路径1的同一个索引地址指定的数据高位地址。标记路径0、标记路径1输入作为所指定的地址的低位地址的索引地址，输出与该索引地址对应的标记地址。在标记路径0和标记路径1上，输入标记使能信号。标记路径0和标记路径1在标记使能信号为“H”电平时动作，在标记使能信号为“L”电平时不动作。比较器920把从标记路径0输出的标记地址与作为所指定的地址的高位地址的标记地址加以比较，一致时把TagHitWay0(标记命中路径0)设置为“H”电平，以表示数据路径0所指定的地址的数据存在，就是说，表示命中了；不一致时把TagHitWay0(标记命中路径0)设置为“L”电平，以表示数据路径0所指定的地址的数据不存在，就是说，表示未命中。比较器921把从标记路径1输出的标记地址与作为所指定的地址的高位地址的标记地址加以比较，一致时把TagHitWay1(标记命中路径1)设置为“H”电平，以表示数据路径1所指定的地址的数据存在，就是说，表示命中了；不一致时把TagHitWay1(标记命中路径1)设置为“L”电平，以表示数据路径1所指定的地址的数据不存在，就是说，表示未命中。未命中判定装置3在TagHitWay0＝“L本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：伊藤辉之，奥村直人，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：
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