一种计数电路及其迟滞电压产生方法技术

本发明专利技术提供一种计数电路及其迟滞电压产生方法，所述计数电路包括：计数单元，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于第一电流和第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压；逻辑输出单元，电连接于所述计数单元，用于将所述输出电压分别与第一参考电压和第二参考电压进行比较，通过对比较结果进行处理产生一对状态相反的逻辑控制信号，并在所述输出电压大于等于所述第一参考电压时产生计数信号。通过本发明专利技术所述计数电路及其迟滞电压产生方法，大大提高了计数电路的可靠性和抗干扰能力。性和抗干扰能力。性和抗干扰能力。

【技术实现步骤摘要】
一种计数电路及其迟滞电压产生方法


[0001]本专利技术涉及集成电路领域，特别是涉及一种计数电路及其迟滞电压产生方法。

技术介绍

[0002]在芯片设计电路中，经常需要用到计数电路，来计量芯片某种工作状态的时间长度；因此，计数电路需要具备可靠性高、抗干扰能力强等特点。
[0003]鉴于此，如何提高计数电路的可靠性和抗干扰能力是本领域技术人员迫切需要解决的技术问题。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种计数电路及其迟滞电压产生方法，用以提高其可靠性和抗干扰能力。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种计数电路，所述计数电路包括：
[0006]计数单元，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于第一电流和第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压；
[0007]逻辑输出单元，电连接于所述计数单元，用于将所述输出电压分别与第一参考电压和第二参考电压进行比较，通过对比较结果进行处理产生一对状态相反的逻辑控制信号，并在所述输出电压大于等于所述第一参考电压时产生计数信号。
[0008]可选地，所述计数单元包括：
[0009]电流提供模块，用于对第一电流源提供的电流及第二电流源提供的电流分别进行电流镜像，以产生第一电流和第二电流；
[0010]计数模块，电连接于所述电流提供模块，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于所述第一电流和所述第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压。
[0011]可选地，所述电流提供模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电流源及第二电流源，其中，所述第一PMOS管的源极端接入电源电压，所述第一PMOS管的漏极端连接于所述第一PMOS管的栅极端及所述第一电流源的一端，所述第一PMOS管的栅极端连接于所述第二PMOS管的栅极端，所述第一电流源的另一端接地，所述第二PMOS管的源极端接入电源电压，所述第二PMOS管的漏极端连接于所述第一NMOS管的漏极端，同时作为所述电流提供模块的第一输出端，所述第二PMOS管的栅极端连接于所述第三PMOS管的栅极端，所述第一NMOS管的源极端接地，所述第一NMOS管的栅极端连接于所述第二NMOS管的栅极端，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端连接于所述第三NMOS管的漏极端，所述第三NMOS管的源极端接地，所述第三NMOS管的栅极端连接于所述第三NMOS
管的漏极端及所述第四NMOS管的栅极端，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的漏极端连接于所述第四NMOS管的漏极端，同时作为所述电流提供模块的第二输出端，所述第四PMOS管的栅极端连接于所述第五PMOS管的栅极端，所述第四NMOS管的源极端接地，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端连接于所述第二NMOS管的漏极端，所述第五PMOS管的栅极端连接于所述第六PMOS管的栅极端，所述第二NMOS管的源极端接地，所述第二NMOS管的栅极端连接于所述第二NMOS管的漏极端，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端连接于所述第六PMOS管的栅极端及所述第二电流源的一端，所述第二电流源的另一端接地。
[0012]可选地，所述计数模块包括：第一电容、第二电容、第三电容、第一开关及第二开关，其中，所述第一电容的一端连接于所述第一开关的一端，同时连接于所述电流提供模块的第一输出端，所述第一电容的另一端接地，所述第一开关的另一端连接于所述第二电容的一端及所述第二开关的一端，同时作为所述计数模块的输出端，所述第二电容的另一端接地，所述第二开关的另一端连接于所述第三电容的一端，同时连接于所述电流提供模块的第二输出端，所述第三电容的另一端接地。
[0013]可选地，所述逻辑输出单元包括：第一比较器、第二比较器、RS触发器及非门，其中，所述第一比较器的正相输入端连接于所述计数单元的输出端，所述第一比较器的反相输入端接入第一参考电压，所述第一比较器的输出端连接于所述RS触发器的第一输入端，同时作为所述逻辑输出单元的计数输出端，所述第二比较器的正相输入端接入第二参考电压，所述第二比较器的反相输入端连接于所述计数单元的输出端，所述第二比较器的输出端连接于所述RS触发器的第二输入端，所述RS触发器的输出端连接于所述非门的输入端，同时作为所述逻辑输出单元的一逻辑控制输出端，所述非门的输出端作为所述逻辑输出单元的另一逻辑控制输出端。
[0014]可选地，所述RS触发器包括：第一或非门及第二或非门，其中，所述第一或非门的第一输入端作为所述RS触发器的第一输入端，所述第一或非门的第二输入端连接于所述第二或非门的输出端，所述第一或非门的输出端连接于所述第二或非门的第一输入端，所述第二或非门的第二输入端作为所述RS触发器的第二输入端，所述第二或非门的输出端作为所述RS触发器的输出端。
[0015]本专利技术还提供了一种通过如上所述计数电路实现的迟滞电压产生方法，所述产生方法包括：
[0016]在一对状态相反的逻辑控制信号的控制下，第一开关闭合、第二开关打开，此时并联的第一电容和第二电容基于预设电流进行充电，以使输出节点处电压不断升高，其中所述预设电流大小为第一电流和第二电流之差；
[0017]在输出电压大于等于第一参考电压时，所述逻辑控制信号的状态发生翻转，此时第一开关打开、第二开关闭合；在第一开关打开且第二开关闭合的瞬间，第二电容和第三电容基于并联电容电荷守恒，在输出节点处产生一迟滞下降电压；
[0018]在第一开关打开、第二开关闭合时，并联的第二电容和第三电容基于预设电流进行放电，以使输出节点处电压不断降低；
[0019]在输出电压小于等于第二参考电压时，所述逻辑控制信号的状态发生翻转，此时第一开关闭合、第二开关打开；在第一开关闭合且第二开关打开的瞬间，第一电容和第二电
容基于并联电容电荷守恒，在输出节点处产生一迟滞上升电压。
[0020]可选地，所述预设电流的获取方法包括：在第一开关闭合、第二开关打开时，将第一电流源提供的第一电流镜像至第一电容所并联的支路，并将第二电流源提供的第二电流镜像至第一电容所并联的支路，从而获取所述预设电流；在第一开关打开、第二开关闭合时，将第一电流源提供的第一电流镜像至第三电容所并联的支路，并将第二电流源提供的第二电流镜像至第三电容所并联的支路，从而获取所述预设电流。
[0021]可选地，在第一开关打开、第二开关闭合的瞬间，输出节点处产生的迟滞下降电压ΔV1＝(Vout-V2)*C3/(C2+C3)，其中Vout为第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计数电路，其特征在于，所述计数电路包括：计数单元，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于第一电流和第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压；逻辑输出单元，电连接于所述计数单元，用于将所述输出电压分别与第一参考电压和第二参考电压进行比较，通过对比较结果进行处理产生一对状态相反的逻辑控制信号，并在所述输出电压大于等于所述第一参考电压时产生计数信号。2.根据权利要求1所述的计数电路，其特征在于，所述计数单元包括：电流提供模块，用于对第一电流源提供的电流及第二电流源提供的电流分别进行电流镜像，以产生第一电流和第二电流；计数模块，电连接于所述电流提供模块，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于所述第一电流和所述第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压。3.根据权利要求2所述的计数电路，其特征在于，所述电流提供模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电流源及第二电流源，其中，所述第一PMOS管的源极端接入电源电压，所述第一PMOS管的漏极端连接于所述第一PMOS管的栅极端及所述第一电流源的一端，所述第一PMOS管的栅极端连接于所述第二PMOS管的栅极端，所述第一电流源的另一端接地，所述第二PMOS管的源极端接入电源电压，所述第二PMOS管的漏极端连接于所述第一NMOS管的漏极端，同时作为所述电流提供模块的第一输出端，所述第二PMOS管的栅极端连接于所述第三PMOS管的栅极端，所述第一NMOS管的源极端接地，所述第一NMOS管的栅极端连接于所述第二NMOS管的栅极端，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端连接于所述第三NMOS管的漏极端，所述第三NMOS管的源极端接地，所述第三NMOS管的栅极端连接于所述第三NMOS管的漏极端及所述第四NMOS管的栅极端，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的漏极端连接于所述第四NMOS管的漏极端，同时作为所述电流提供模块的第二输出端，所述第四PMOS管的栅极端连接于所述第五PMOS管的栅极端，所述第四NMOS管的源极端接地，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端连接于所述第二NMOS管的漏极端，所述第五PMOS管的栅极端连接于所述第六PMOS管的栅极端，所述第二NMOS管的源极端接地，所述第二NMOS管的栅极端连接于所述第二NMOS管的漏极端，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端连接于所述第六PMOS管的栅极端及所述第二电流源的一端，所述第二电流源的另一端接地。4.根据权利要求2所述的计数电路，其特征在于，所述计数模块包括：第一电容、第二电容、第三电容、第一开关及第二开关，其中，所述第一电容的一端连接于所述第一开关的一端，同时连接于所述电流提供模块的第一输出端，所述第一电容的另一端接地，所述第一开关的另一端连接于所述第二电容的一端及所述第二开关的一端，同时作为所述计数模块的输出端，所述第二电容的另一端接地，所述第二开关的另一端连接于所述第三电容的一端，同时连接于所述电流提供模...

【专利技术属性】
技术研发人员：张识博，
申请(专利权)人：华润微集成电路无锡有限公司，
类型：发明
国别省市：