处理器结构制造技术

描述了一种处理器结构，其具有：多个处理单元，每个处理单元具有至少一个输入端口和至少一个输出端口，每个端口至少具有数据总线和有效数据信号线；和包含多个开关的总线结构，这些多个开关被配置成对于一个时间间隔允许任何第一处理单元的输出端口被连接到任何第二处理单元的输入端口，其中允许每个处理单元能够在相关数据总线包含转移值时将其输出端口的有效数据信号线上的值设置为第一逻辑状态，并且在数据总线不包含转移值时将其输出端口的有效数据信号线上的值设置为第二逻辑状态，以及其中在相关输入端口的有效数据信号线上的值处于第二逻辑状态时，还允许每个处理单元对于预定时间间隔能够进入等待状态，这降低了设备的功率消耗。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及处理器结构，并且特别涉及能够在诸如在不同标准下运行的通信设备的各式各样的设备中使用的结构。
技术介绍
在数字通信领域中，具有将尽可能多的功能从模拟域移到数字域的趋势。这是由于利用数字电路可以实现的增加的可靠性、容易制造和更好的性能以及日益降低的CMOS集成电路成本的好处所驱使的。现今，模-数转换器和数-模转换器(ADC和DAC)已经被推进到尽可能地靠近天线，而数字处理现在成为中频(IF)处理以及基带处理的一部分。同时，在微处理器的性能上有了很大的提高，并且对于许多窄带通信系统的大量处理现在利用软件来执行，一个例子是在PC和消费电子设备中的软件调制解调器的流行，这部分原因是具有足够的处理能力的通用处理器已经出现在系统中。在无线通信的领域中，在软件无线电设备(software radio)的领域中存在广泛的研究，宽带通信系统的物理层需要大量的处理能力，并且，例如，为第三代(3G)移动通信实现真正的软件无线电设备的能力超出了当今的DSP处理器的能力，即使在这些当今的DSP处理器被专门设计用于该任务时也是如此。尽管如此，也从来不存在对软件无线电设备具有比现在更多需求的时候。当第二代(2G)移动电话被引入时，其操作被限制在特定的国家或地区。并且，主要的市场是商业用户并且可能要求利用手机来获取额外利润。现今，尽管在美国具有不同的2G标准和不同的频带，但区域和国际漫游是可实现的，并且手机制造商正在销售被成千万制造的双频带与三频带电话机。在经过多年的为3G移动设备制定一个国际标准的尝试之后，已经出现了具有三种不同的空中接口的情况，其中一种接口是由于替代同时具有频分和时分双工(FDD和TDD)选择的GSM(UMTS)的情况。另外，特别在美国，3G系统必须能支持许多传统的2G系统。尽管许多能够解决3G空中接口的计算需要的DSP处理器目前正在被开发，但其中没有一个DSP处理器能够显示出不使用许多硬件外围设备而能够满足手机需要的承诺，其原因是功率和成本以及大小。所有这三个原因是相关的并且受下面的因素的控制1、对于存储器的需求。典型的处理器结构要求存储器存储程序和正在被处理的数据。甚至在并行超长指令字(VLIW)或单指令多数据(SIMD)结构中，整个处理器在一个时刻被专用于一项任务(例如，滤波器、FFT或维特比译码)，也要求存储器保存任务之间的中间结果。此外，需要快速本地指令和数据超高速缓存。总之，这增加了解决方案的大小和成本以及耗散功率。在硬布线结构中，数据通常直接从一个功能块传送到另一个功能块，每个块在数据通过时对此数据执行DSP功能，因而最小化需要的存储量。2、数据带宽。在硬布线解决方案中，如果需要的话，所有的数据都被本地保存在功能块内的小的本地RAM中。一些收发信机可能包含几打小的RAM，并且虽然每个RAM需要的数据带宽可能相对小，但整个数据带宽可能非常大。当相同功能利用在处理器上运行的软件来实现时，相同的全局存储器(global memory)被用于所有的数据，并且所要求的数据带宽极大。这个问题的解决方案通常包括在多处理器阵列中引入本地存储器，但是在不同处理器上的数据的复制以及在处理器之间通过直接存储器存取(DMA)传送数据的任务意味着功率耗散(如果有的话)增加，硅片面积(silicon area)并因此成本也增加了。3、对于原始处理能力的需求。在今天的DSP处理器中，处理吞吐量中的提高是利用更小的制造工艺几何结构、流水线技术和增加更多执行单元(例如，算术逻辑单元和乘法器-累加器)的组合来实现的。制造工艺的改进对于所有解决方案都是公开的，因此这不是相对于常规DSP处理器的特有的优点。其他的两种方法在增大的面积和功率方面都遇到相当大的系统开销，这不仅仅是因为提供性能改进的额外硬件，而且还因为随之而来的控制复杂性的提高。
技术实现思路
本专利技术的处理器结构落在有时被称为数据流结构的广泛类别之下，但具有一些解决软件需求的关键差别。事实上，本专利技术提供了一种比DSP处理器更类似于硬布线结构的解决方案，具有随之而来的大小和功率优点。本专利技术包括利用开关矩阵连接的处理器与存储器单元的阵列。根据本专利技术，提供一种处理器结构，包括多个处理单元，每个处理单元具有至少一个输入端口和至少一个输出端口，每个端口至少具有数据总线和有效数据信号线；和包含多个开关的总线结构，这些多个开关被配置成对于一个时间间隔允许任何第一处理单元的输出端口被连接到任何第二处理单元的输入端口；允许每个处理单元能够在相关的数据总线包含转移值时将其输出端口的有效信号数据信号线上的值设置为第一逻辑状态，并且在此数据总线不包含转移值时将其输出端口的有效信号数据信号线上的值设置为第二逻辑状态；还允许每个处理单元能够在相关输入端口的有效信号数据信号线上的值处于第二逻辑状态时对于预定时间间隔进入等待状态。等待状态例如是低功率睡眠模式。这具有的优点是当没有数据要进行处理时，设备器件的功耗能够被减少。优选地，处理单元是可以利用设置预定时间间隔的方式进行编程的。优选地，允许处理单元在相关输入端口的有效信号数据信号线上的值处于第一逻辑状态时还能够从其输入端口的数据总线中装载数据。优选地，每个处理单元的输入端口在信号流的方向上在相应输出端口被连接到总线结构的位置之前的位置上被连接到总线结构，以便在传送时间周期期间第二处理单元可以在总线结构上设置第二转移值。这实现了进一步的功率节省，即，当不通过一部分总线结构传送数据时，不需要不必要地对这部分总线结构进行充电和放电。优选地，处理单元包括存储器单元，用于存储接收数据；和/或处理单元，包括算术逻辑单元和乘法器累加器。优选地，每个处理单元具有第一输入，用于从第一总线中接收数据；第一输出，用于将数据传送到第一总线；第二输入，用于从第二总线中接收数据；和第二输出，用于将数据传送到第二总线。此优选实施例的结构允许使用开关矩阵在阵列单元之间进行灵活的数据路由选择。这意味着此设备能够同时运行软件无线电设备要求的许多各种各样的算法而不必重新配置阵列。附图说明现在将通过例子来参见附图，其中图1是处理器的一部分的示意图，表示根据本专利技术的结构；图2是图1的结构的一部分的放大图；图3是图1的结构的另一部分的放大图；图4是图1的结构的另一部分的放大图；图5表示根据本专利技术的典型阵列中的单元的分布；图6表示在图1的结构中的第一阵列单元；图7表示在图1的结构中的第二阵列单元；图8表示在根据本专利技术的阵列中图7的阵列单元的第一连接；图9表示在根据本专利技术的阵列中图7的阵列单元的第二连接；图10表示在图1的结构中的第三阵列单元；图11表示在图1的结构中的第四阵列单元；图12表示在阵列单元之间传送的数据的格式；和图13是说明阵列单元之间的数据流的时序图。具体实施例方式图1表示处理器结构10的结构的一部分。该设备由通过总线和开关连接的单元20的阵列组成。该结构包括在图1中表示为水平运行的第一总线对30，每对总线包括在图1中从左到右传送数据的相应的第一总线32和从右到左传送数据的相应的第二总线36。该结构还包括在图1中表示为垂直运行的第二总线对40，每对总线包括在图1中表示为向上传送数据的相应的第三总线42和在图1中表示为向下传送数据的相应的第四总线46。在图1中，每个菱本文档来自技高网...

【技术保护点】
一种处理器结构，包括：多个处理单元，每个处理单元具有至少一个输入端口和至少一个输出端口，每个端口至少具有数据总线和有效数据信号线；和包含多个开关的总线结构，这些多个开关被配置成对于一个时间间隔允许任何第一处理单元的输出端口被 连接到任何第二处理单元的输入端口；允许每个处理单元能够在相关数据总线包含转移值时能够将其输出端口的有效数据信号线上的值设置为第一逻辑状态并且在此数据总线不包含转移值时能够将其输出端口的有效数据信号线上的值设置为第二逻辑状态； 在所述相关输入端口的有效数据信号线上的值处于第二逻辑状态时，还允许每个处理单元对于预定时间间隔能够进入等待状态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：APJ克莱顿，
申请(专利权)人：皮科芯片设计有限公司，
类型：发明
国别省市：GB[英国]