串行式内存的直接执行系统及方法技术方案

一种串行式内存的直接执行（ＸＩＰ）系统，电性连接于一主系统及一串行式内存之间，以接收并处理该主系统所传来的至少包括读写信号与并行读写地址的信息。该直接执行系统至少包括：一并行转串行单元，用于将该并行读写地址转换为一串行读写地址；一串行式内存存取命令产生器，用于对应该读写信号产生一串行命令；一串行数据组合／传送单元，用于将该串行命令与串行读写地址组合为一串行数据组合，并将串行数据组合传送至一串行式非易失性内存，使该串行式非易失性内存接收串行数据组合之后，便依据该串行数据组合进行数据的存取作业；以及一串行转并行单元，用于将该串行式非易失性内存欲回复的一串行数据转换为并行数据，并将该并行数据传送至该主系统。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种串行式内存的存取系统及方法，且特别涉及一种串行式内存的直接执行(Execute In Place，XIP)系统及方法，使得串行式非易失性内存(NVRAM)可以用来存放主系统传来的并行数据，且可供主系统(Host)直接执行其中的程序代码。
技术介绍
在供数据储存用的内存中，若按数据的存取格式加以区别，大致上可以分为两种不同类型的内存一种为并行式(Parallel)如NOR类型内存；另一种为串行式(Serial)如NAND类型内存。由于并行式内存是通过并行输出/入界面来进行存取，故该种并行式内存可以提供主系统较高的存取速率，此外，由于并行式内存可以提供主系统存取最小单位，如字节(Byte)，因此，并行式内存通常被计算机系统使用作为系统内存，用来储存程序数据，以便计算机系统可以于并行式内存中进行直接执行(XIP)的能力。图1显示常见并行式内存的存取示意图。当计算机系统欲将数据写入并行式内存13中时，中央处理单元(Central Processing Unit，CPI034300)10会通过控制线路11传送写入信号，且通过地址/数据总线12传送欲写入的数据与地址给并行式内存13。并行式内存13便可依据写入信号将数据写入并行式内存13中相应的地址。而当计算机系统欲读取并行式内存13中的程序数据时，中央处理单元10会通过控制线路11传送读取信号，且通过地址/数据总线12传送欲读取数据的地址给并行式内存13。并行式内存13便可依据读取信号将并行式内存13中相应读取地址的数据传送回中央处理单元10。反之，该串行式内存因通常作为数据备份之用，如一般的数据高速缓存(Data Flash)、硬盘(Hard Disc)等，由于每次读取的数据大小限制于一个区块(Block)大小，因此，无法提供主系统进行直接执行(XIP)，故此种串行式内存又称为NON-XIP内存。由于并行内存必须设置多数个接脚来提供并行存取，因此，必须增加许多嵌入物(Insertion)或拔出物(Extraction)，相对地将会增加接触点的故障发生。此外，由于中央处理单元速度的提升，在不同并行接脚间的延迟问题将会更为严重，中央处理单元则必须花费大量资源来进行信号间的同步控制行为。另外，随着串行式内存的发展，串行式内存的容量不断的加大而价格却下降，若使用串行式内存取代并行式内存，且提供主系统于串行式内存进行直接执行(XIP)的能力，将成为下一代计算机系统的重要发展之一。
技术实现思路
本专利技术的主要目的在于提供一种，可根据主系统传来的并行格式信息，在串行式内存中直接存放数据或直接执行其中的串行格式的程序代码。为了达成上述目的，一种依据本专利技术实施例的，用于接收由该主系统传来的至少包括一读写信号与一并行读写地址的信息，以将该并行读写地址转换为一串行读写地址，同时对应前述读写信号产生一串行命令。之后，将前述串行命令与串行读写地址组合为一串行数据组合，并将该串行数据组合传送至该串行式内存。当该串行式内存接收到前述串行数据组合之后，便依据此串行数据组合的内容进行存取作业。当前述主系统送出的读写信号为一读取信号时，则该直接执行系统所对应产生的串行命令应为一串行读取命令，使该串行式内存依据相应的串行读写地址读出其内的一第一串行数据，并将第一串行数据回传至该直接执行系统。之后，由该直接执行系统将回传的第一串行数据转换为第一并行数据，并将第一并行数据送至主系统读取。反之，当前述主系统送出的读写信号为一写入信号，同时进一步送出一待写入的第二并行数据时，则该直接执行系统所对应产生的串行命令应为一串行写入命令，且将第二并行数据转换为一第二串行数据，以将第二串行数据及串行读写地址放至一串行数据组合中，以促使该串行式内存将第二串行数据写入该串行读写地址的内存区域中。附图说明为使本专利技术的上述目的、特征和优点能更明显易懂，下面特举实施例，并配合附图，详细说明如下图1显示一常见并行式内存的存取示意图；图2A为一示意图，显示依据本专利技术实施例的串行式内存的直接执行系统的系统架构；图2B为一示意图，显示依据本专利技术另一实施例的串行式内存的直接执行系统的系统架构；图3为一流程图，显示依据本专利技术实施例的直接执行系统对串行式内存的读取操作流程；图4为一流程图，显示依据本专利技术实施例的直接执行系统对该串行式内存的写入操作流程。符号说明10～中央处理单元；11～控制线路；12～地址/数据总线；13～并行式内存；200～直接执行系统；201～并行转串行单元；202～串行转并行单元；203～串行式内存存取命令产生器；204～串行数据组合传送单元；210～主系统；220～串行式内存；230～地址/数据总线；231～数据总线；232～地址总线；240～控制线路；S301、S302、...、S308～操作步骤；S401、S402、...、S407～操作步骤。具体实施例方式请见图2A，为一种依据本专利技术实施例的串行式内存的直接执行系统的系统架构，供一主系统210存取一串行式内存220。其中，串行式内存220可以是NAND类型的数据储存媒体如一非易失性内存(NVRAM)，而该直接执行系统200可为一种串行式内存的控制器。该主系统210可以通过一控制线路240传送读写信号至直接执行系统200，且通过一地址/数据总线230输出地址信息与数据至该直接执行系统200，或由直接执行系统200接收数据。图2B显示依据本专利技术另一实施例的串行式内存的直接执行系统的系统架构。图2A与图2B的差异之处在于地址与数据总线的设置架构。在图2A中，地址与数据总线共同设置，即共享总线。而在图2B中，地址与数据总线系分别设置为一地址总线232与一数据总线231。注意的是，本专利技术并不局限于任何型态设置的地址与数据总线。如图2A所示，该直接执行系统200包括一并行转串行单元201、一串行转并行单元202、一串行式内存存取命令产生器203、与一串行数据组合/传送单元204。前述并行转串行单元201通过一地址/数据总线230接收由主系统210传送一并行读写地址，以将此并行读写地址转换为一串行读写地址。只是当该主系统210欲写入一并行数据至该串行式内存220中时，主系统210会再额外传送该并行数据至前述并行转串行单元201处理，以将该并行数据转换为串行数据。该串行式内存存取命令产生器203通过该控制线路240接收由主系统210发出的一读写信号，用以对应产生一串行命令，促使该串行式内存220进行读取或写入的操作，如一串行读取或写入命令。需注意的是，前述串行命令可以是串行式内存220能够解读的导引码(Leading Code)。该串行数据组合/传送单元204用以将前述串行命令及串行读写地址组合为一串行数据组合，并将该串行数据组合传送至该串行式内存220，使该串行式内存220依据接收到的串行数据组合进行相关的存取作业。当该串行式内存220完成作业，而需回传其数据给该主系统210时，利用该串行转并行单元202接收由该串行式内存220传回的一串行数据，以将该串行数据转换为一并行数据，并将该并行数据通过该地址/数据总线230传送回主系统210。请见图3，显示依据本专利技术实施例的直接执行系统200对该串行式内存220执行一读取操作流程。首先，如步骤S301，本文档来自技高网...

【技术保护点】
一种串行式内存的直接执行系统，用于与主系统及串行式内存配合使用，该直接执行系统包括：　串行式内存存取命令产生器，用以接收由该主系统所发出的一读写信号，并对应该读写信号产生串行命令；并行转串行单元，用以接收由该主系统所发出的并行读写地址，并将该并行读写地址转换为串行读写地址；以及串行数据组合／传送单元，用以将该串行命令与该串行读写地址组合为串行数据组合，并将该串行数据组合传送至该串行式内存，以使该串行式内存依据该串行数据组合进行数据存取作业。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：刘建兴，张正翰，
申请(专利权)人：威达电股份有限公司，
类型：发明
国别省市：71[中国|台湾]