一种除数是15×2*的快速除法器制造技术

一种由电子元器件组成的除法器，其特征在于：该除法器能进行除数为１５×２↑［ｎ］，被除数是１２７×２↑［ｎ］＋２↑［ｎ］－１，当ｎ＝０时的快速运算，其电路连接关系是输入端Ｉ１连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｙ３脚、同时连接异或门ＸＲ２１的１脚和加法器ＡＤＤ３１４的Ｘ３脚；输入端Ｉ２连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｙ２脚，同时连接异或门ＸＲ２２的１脚和加法器ＡＤＤ３１４的Ｘ２脚；输入端Ｉ３连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｙ１脚，同时连接异或门ＸＲ２３的１脚和加法器ＡＤＤ３１４的Ｘ１的脚；输入端Ｉ４连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｘ４脚，同时连接与门Ａ２的１脚；输入端Ｉ５连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｘ３脚，同时连接异或门ＸＲ２１的２脚；输入端Ｉ６连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｘ２脚，同时连接异或门ＸＲ２２的２脚；输入端Ｉ７连接二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的Ｘ１脚，同时连接异或门ＸＲ２３的２脚；二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的输出Ｆ１脚连接与门Ａ６的输入２脚；二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的输出Ｆ２脚连接与门Ａ５的输入２脚；二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的输出Ｆ３脚连接与门Ａ４的输入２脚；二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的输出Ｆ４脚连接与门Ａ３的输入２脚；二次加法器ＡＤＤ４３５＆ＡＤＤ５１５的输出Ｆ５脚连接或门Ｒ１的２脚；异或门ＸＲ２１的输出３脚连接与门Ａ２的输入４脚；异或门ＸＲ２２的输出３脚连接与门Ａ２的输入３脚；异或门ＸＲ２３的输出３脚连接与门Ａ２的输入２脚；与门Ａ２的输出５脚连接或门Ｒ１的１脚，同时连接非门Ｎ１的１脚；非门Ｎ１的输出２脚同时连接与门Ａ３的输入１脚、与门Ａ４的输入１脚、与门Ａ５的输入１脚、与门Ａ６的输入１脚；或门Ｒ１的输出３脚连接加法器ＡＤＤ３１４的输入Ｙ１脚；加法器ＡＤＤ３１４的输出Ｆ１连接除法结果的二进制的商Ｏ３端；加法器ＡＤＤ３１４的输出Ｆ２连接除法结果的二进制的商Ｏ２端；加法器ＡＤＤ３１４的输出Ｆ３连接除法结果的二进制的商Ｏ１端；加法器ＡＤＤ３１４的输出Ｆ４连接除法结果的二进制的商Ｏ０端；与门Ａ３的输出３脚连接除法结果的二进制的余数Ｏ４端；与门Ａ４的输出３脚连接除法结果的二进制的余数Ｏ５端；与门Ａ５的输出３脚连接除法结果的二进制的余数Ｏ６端；与门Ａ６的输出３脚连接除法结果的二进制的余数Ｏ７端。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于电子器件中的除法器，特别涉及一种除数是15×2n的快速除法器，其中n为0、1、2、3、……n整数。
技术介绍
在数字信号处理的各种运算中，除法是最为复杂、也是最有潜力可以挖掘的一种运算。在通用的CPU、DSP中往往不专门用硬件实现一个除法器，原因是在一般的应用场合中除法所占的比例非常小，而且除法器的设计较其他运算部件要复杂很多，所以通常的做法是在其他运算部件如ALU和/或乘法器的基础上编写软件，构成除法运算子程序。但在特定的应用领域如在数制转换、数据解包时情况有所不同，若除法运算占有相当的比重，单纯使用软件做除法运算往往无法满足要求。在ZL89106625.X专利文件中公开了一种冗余码高速阵列除法器，在ZL00121760.7专利文件中公开了一种高基除法器及方法，在ZL99121853.1专利文件中公开了一种低速限的低抖动率分数除法器，在ZL01110397.3专利文件中公开了一种超长度的阵列式组合逻辑除法器，在ZL01132302.7专利文件中公开了一种除法器。其共同缺点是结构复杂，使用元器件多，运算速度慢。尤其是要求特别高速除法运算的场合，现有的除法器无法满足需要。
技术实现思路
本专利技术要解决现有除法器技术中结构复杂、元器件多、运算速度慢的问题，从而提供一种除数是15×2n，其中n为0、1、2、3、……n整数的快速除法器。本专利技术的技术解决方案如下；能进行除数为15×2n，被除数是127×2n+2n-1，当n＝0时的快速运算的除法器的电路原理图如1所示，其电路连接关系是输入端I1连接二次加法器ADD435&ADD515的Y3脚，同时连接异或门XR21的1脚和加法器ADD314的X3脚；输入端I2连接二次加法器ADD435&ADD515的Y2脚，同时连接异或门XR22的1脚和加法器ADD314的X2脚；输入端I3连接二次加法器ADD435&ADD515的Y1脚，同时连接异或门XR23的1脚和加法器ADD314的X1的脚；输入端I4连接二次加法器ADD435&ADD515的X4脚，同时连接与门A2的1脚；输入端I5连接二次加法器ADD435&ADD515的X3脚，同时连接异或门XR21的2脚；输入端I6连接二次加法器ADD435&ADD515的X2脚，同时连接异或门XR22的2脚；输入端I7连接二次加法器ADD435&ADD515的X1脚，同时连接异或门XR23的2脚；二次加法器ADD435&ADD515的输出F1脚连接与门A6的输入2脚；二次加法器ADD435&ADD515的输出F2脚连接与门A5的输入2脚；二次加法器ADD435&ADD515的输出F3脚连接与门A4的输入2脚；二次加法器ADD435&ADD515的输出F4脚连接与门A3的输入2脚；二次加法器ADD435&ADD515的输出F5脚连接或门R1的2脚；异或门XR21的输出3脚连接与门A2的输入4脚；异或门XR22的输出3脚连接与门A2的输入3脚；异或门XR23的输出3脚连接与门A2的输入2脚；与门A2的输出5脚连接或门R1的1脚，同时连接非门N1的1脚；非门N1的输出2脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚；或门R1的输出3脚连接加法器ADD314的输入Y1脚；加法器ADD314的输出F1连接除法结果的二进制的商O3端；加法器ADD314的输出F2连接除法结果的二进制的商O2端；加法器ADD314的输出F3连接除法结果的二进制的商O1端；加法器ADD314的输出F4连接除法结果的二进制的商O0端；与门A3的输出3脚连接除法结果的二进制的余数O4端；与门A4的输出3脚连接除法结果的二进制的余数O5端；与门A5的输出3脚连接除法结果的二进制的余数O6端；与门A6的输出3脚连接除法结果的二进制的余数O7端。能够进行被除数是0～127×2n+2n-1，除数是15×2n，当n＝0、1、2、3…n整数的快速运算的除法器的电路原理图如图2所示，是在上述图1的除法器电路原理图的基础上，在二次加法器ADD435&ADD515、与门A6的右边增加n条从输入到输出的连线I81-O81、I82-O82……I8n-O8n。上述所说的二次加法器ADD435&ADD515是能完成第一个加数最少是四位，第二个加数最少是三位，第三个加数最少是一位，和数最少是五位功能的加法器。也就是说二次加法器ADD435&ADD515是连续进行两步加法运算，最后得到和数最少是五位功能的加法器；即第一次加法是完成四位二进制数加三位二进制数得到五位二进制数，第二次加法是将第一次得到的五位二进制数的最高位再与低四位二进制数相加，得到最终的输出五位二进制数。能完成第一个加数是四位，第二个加数是三位，第三个加数是一位，和数是五位功能的二次加法器的电路原理图如图3所示，电路连接关系是加法器的输入X1脚同时连接与非门NA33的输入1脚、或非门NR37的输入2脚、异或门XR34的输入1脚；加法器的输入X2脚同时连接与非门NA32的输入1脚、或非门NR36的输入2脚、异或门XR36的输入1脚；加法器的输入X3脚同时连接与非门NA31的输入1脚、或非门NR35的输入2脚、异或门XR35的输入1脚；加法器的输入X4脚同时连接非门N32的输入1脚、异或门XR31的输入1脚；加法器的输入Y1脚同时连接与非门NA33的输入2脚、或非门NR37的输入1脚、异或门XR34的输入2脚；加法器的输入Y2脚同时连接与非门NA32的输入2脚、或非门NR36的输入1脚、异或门XR36的输入2脚；加法器的输入Y3脚同时连接与非门NA31的输入2脚、或非门NR35的输入1脚、异或门XR35的输入2脚；与非门NA31的输出3脚同时连接与门A310的输入2脚、与门A311的输入1脚、与门A312的输入1脚、或门R33的输入2脚、或门R34的输入2脚；与非门NA32的输出3脚同时连接与门A311的输入3脚、与门A312的输入2脚、或门R35的输入3脚、与非门NA34的输入1脚；与非门NA33的输出3脚同时连接与门A312的输入3脚、或门R32的输入2脚、或门R36的输入4脚、与非门NA35的输入1脚；或非门NR35的输出3脚同时连接与门A310的输入1脚、或门R35的输入2脚、或门R36的输入2脚；或非门NR36的输出3脚同时连接与门A311的输入2脚、或门R32的输入1脚、或门R33的输入3脚、或门R36的输入3脚；或非门NR37的输出3脚同时连接或门R33的输入4脚、或门R34的输入3脚、或门R35的输入4脚；非门N32的输出2脚连接或非门NR31的输入1脚、或门R33的输入1脚、或门R34的输入1脚、或门R35的输入1脚、或门R36的输入1脚；与门A310的输出3脚连接或非门NR31的输入2脚，同时连接或非门NR32的输入1脚；与门A311的输出4脚连接或非门NR31的输入3脚，同时连接或非门NR32的输入2脚；与门A31本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：武金木，武优西，姚芳，李艳，张邑博，
申请(专利权)人：河北工业大学，
类型：发明
国别省市：