一种除数是15×2*的快速除法器制造技术

一种由电子元器件组成的除法器，其特征在于：该除法器能进行除数为１５×２↑［ｎ］，被除数是１１９×２↑［ｎ］＋２↑［ｎ］－１，当ｎ＝０时的快速运算，其电路连接关系是输入端Ｉ１连接加法器ＡＤＤ４３５的Ｙ３脚、同时连接加法器ＡＤＤ３１３↓［１］的Ｘ３脚；输入端Ｉ２连接加法器ＡＤＤ４３５的Ｙ２脚、同时连接加法器ＡＤＤ３１３↓［１］的Ｘ２脚；输入端Ｉ３连接加法器ＡＤＤ４３５的Ｙ１脚、同时连接加法器ＡＤＤ３１３↓［１］的Ｘ１脚；输入端Ｉ４连接加法器ＡＤＤ４３５的Ｘ４脚；输入端Ｉ５连接加法器ＡＤＤ４３５的Ｘ３脚；输入端Ｉ６连接加法器ＡＤＤ４３５的Ｘ２脚；输入端Ｉ７连接加法器ＡＤＤ４３５的Ｘ１脚；ＡＤＤ４３５的输出Ｆ１脚连接加法器ＡＤＤ４１４的输入Ｘ１脚；ＡＤＤ４３５的输出Ｆ２脚连接加法器ＡＤＤ４１４的输入Ｘ２脚；ＡＤＤ４３５的输出Ｆ３脚连接加法器ＡＤＤ４１４的输入Ｘ３脚；ＡＤＤ４３５的输出Ｆ４脚连接加法器ＡＤＤ４１４的输入Ｘ４脚；ＡＤＤ４３５的输出Ｆ５脚连接加法器ＡＤＤ４１４的输入Ｙ１脚、同时连接加法器ＡＤＤ３１３↓［１］的输入Ｙ１脚；ＡＤＤ３１３↓［１］的输出Ｆ１脚连接加法器ＡＤＤ３１３↓［２］的输入Ｘ１脚；ＡＤＤ３１３↓［１］的输出Ｆ２脚连接加法器ＡＤＤ３１３↓［２］的输入Ｘ２脚；ＡＤＤ３１３↓［１］的输出Ｆ３脚连接加法器ＡＤＤ３１３↓［２］的输入Ｘ３脚；ＡＤＤ４１４的输出Ｆ１脚连接与门Ａ２的输入１脚、同时连接与门Ａ６的输入２脚；ＡＤＤ４１４的输出Ｆ２脚连接与门Ａ２的输入２脚、同时连接与门Ａ５的输入２脚；ＡＤＤ４１４的输出Ｆ３脚连接与门Ａ２的输入３脚、同时连接与门Ａ４的输入２脚；ＡＤＤ４１４的输出Ｆ４脚连接与门Ａ２的输入４脚、同时连接与门Ａ３的输入２脚；与门Ａ２的输出５脚连接非门Ｎ１的输入１脚、同时连接加法器ＡＤＤ３１３↓［２］的输入Ｙ１脚；非门Ｎ１的输出２脚同时连接与门Ａ３的输入１脚、与门Ａ４的输入１脚、与门Ａ５的输入１脚、与门Ａ６的输入１脚；加法器ＡＤＤ３１３↓［２］的输出Ｆ１连接除法结果的二进制的商Ｏ３端；加法器ＡＤＤ３１３↓［２］的输出Ｆ２连接除法结果的二进制的商Ｏ２端；加法器ＡＤＤ３１３↓［２］的输出Ｆ３连接除法结果的二进制的商Ｏ１端；与门Ａ３的输出３脚连接除法结果的二进制的余数Ｏ４端；与门Ａ４的输出３脚连接除法结果的二进制的余数Ｏ５端；与门Ａ５的输出３脚连接除法结果的二进制的余数Ｏ６端；与门Ａ６的输出３脚连接除法结果的二进制的余数Ｏ７端。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于电子器件中的除法器，特别涉及一种除数是15×2n的快速除法器，其中n为0、1、2、3、……n整数。
技术介绍
在数字信号处理的各种运算中，除法是最为复杂、也是最有潜力可以挖掘的一种运算。在通用的CPU、DSP中往往不专门用硬件实现一个除法器，原因是在一般的应用场合中除法所占的比例非常小，而且除法器的设计较其他运算部件要复杂很多，所以通常的做法是在其他运算部件如ALU和/或乘法器的基础上编写软件，构成除法运算子程序。但在特定的应用领域如在数制转换、数据解包时情况有所不同，若除法运算占有相当的比重，单纯使用软件做除法运算往往无法满足要求。在ZL89106625.X专利文件中公开了一种冗余码高速阵列除法器，在ZL00121760.7专利文件中公开了一种高基除法器及方法，在ZL99121853.1专利文件中公开了一种低速限的低抖动率分数除法器，在ZL01110397.3专利文件中公开了一种超长度的阵列式组合逻辑除法器，在ZL01132302.7专利文件中公开了一种除法器。其共同缺点是结构复杂，使用元器件多，运算速度慢。尤其是要求特别高速除法运算的场合，现有的除法器无法满足需要。
技术实现思路
本专利技术要解决现有除法器技术中结构复杂、元器件多、运算速度慢的问题，从而提供第一种除数是15×2n，其中n为0、1、2、3、……n整数的快速除法器。本专利技术的技术解决方案如下除数为15×2n，被除数是119×2n+2n-1，当n＝0时的快速运算除法器的电路原理图如图1所示，其电路连接关系是输入端I1连接加法器ADD435的Y3脚、同时连接加法器ADD3131的X3脚；输入端I2连接加法器ADD435的Y2脚、同时连接加法器ADD3131的X2脚；输入端I3连接加法器ADD435的Y1脚、同时连接加法器ADD3131的X1脚；输入端I4连接加法器ADD435的X4脚；输入端I5连接加法器ADD435的X3脚；输入端I6连接加法器ADD435的X2脚；输入端I7连接加法器ADD435的X1脚；ADD435的输出F1脚连接加法器ADD414的输入X1脚；ADD435的输出F2脚连接加法器ADD414的输入X2脚；ADD435的输出F3脚连接加法器ADD414的输入X3脚；ADD435的输出F4脚连接加法器ADD414的输入X4脚；ADD435的输出F5脚连接加法器ADD414的输入Y1脚、同时连接加法器ADD3131的输入Y1脚；ADD3131的输出F1脚连接加法器ADD3132的输入X1脚；ADD3131的输出F2脚连接加法器ADD3132的输入X2脚；ADD3131的输出F3脚连接加法器ADD3132的输入X3脚；ADD414的输出F1脚连接与门A2的输入1脚、同时连接与门A6的输入2脚；ADD414的输出F2脚连接与门A2的输入2脚、同时连接与门A5的输入2脚；ADD414的输出F3脚连接与门A2的输入3脚、同时连接与门A4的输入2脚；ADD414的输出F4脚连接与门A2的输入4脚、同时连接与门A3的输入2脚；与门A2的输出5脚连接非门N1的输入1脚、同时连接加法器ADD3132的输入Y1脚；非门N1的输出2脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚；加法器ADD3132的输出F1连接除法结果的二进制的商O3端；加法器ADD3132的输出F2连接除法结果的二进制的商O2端；加法器ADD3132的输出F3连接除法结果的二进制的商O1端；与门A3的输出3脚连接除法结果的二进制的余数O4端；与门A4的输出3脚连接除法结果的二进制的余数O5端；与门A5的输出3脚连接除法结果的二进制的余数O6端；与门A6的输出3脚连接除法结果的二进制的余数O7端。能够进行被除数是127×2n+2n-1，除数是15×2n，当n＝0时的快速运算的除法器的电路原理图如图2所示，是在上述图1的除法器电路原理图的基础上，在加法器ADD3131和加法器ADD3132的左边增加一个4输入端与门A1，其电路的连接关系是输入端I1连接与门A1的输入3脚，输入端I2连接与门A1的输入2脚，输入端I3连接与门A1的输入1脚，输入端I4连接与门A1的输入4脚，与门A1的输出5脚连接除法结果的二进制的商的O0端。能进行被除数是0～119×2n+2n-1，除数是15×2n，当n＝0、1、2、3…n整数时的快速运算的除法器的电路原理图如图3所示，是在上述图1的除法器电路原理图的基础上，在加法器ADD435和ADD414、与门A6的右边增加n条从输入到输出的连线I81-O81，I82-O82……I8n-O8n。能够进行被除数是0～127×2n+2n-1，除数是15×2n，当n＝0、1、2、3…n整数的快速运算的除法器的电路原理图如图4所示，是在上述图2的除法器电路原理图的基础上，在加法器ADD435、加法器ADD414、与门A6的右边增加n条从输入到输出的连线I81-O81、I82-O82……I8n-O8n。能够进行被除数是127×2n+2n-1，除数是15×2n，当n＝0时的快速运算的除法器的电路原理图如图5所示，是在上述图1的除法器电路原理图的基础上，将加法器ADD3131采用加法器ADD3141，加法器ADD3132采用加法器ADD3142，并在加法器ADD3141和ADD3142的输出端F4连接一个或门R1，其电路连接关系是，ADD3141的输入X3脚连接除法器的输入I1脚；ADD3141的输入X2脚连接除法器的输入I2脚；ADD3141的输入X1脚连接除法器的输入I3脚；ADD3141的输入Y1脚连接加法器ADD435的输出F5脚；ADD3141的输出F1脚连接加法器ADD3142的输入X1脚；ADD3141的输出F2脚连接加法器ADD3142的输入X2脚；ADD3141的输出F3脚连接加法器ADD3142的输入X3脚；ADD3141的输出F4脚连接或门R1的输入1脚；加法器ADD3142的输出F1连接除法结果的二进制的商O3端；加法器ADD3142的输出F2连接除法结果的二进制的商O2端；加法器ADD3142的输出F3连接除法结果的二进制的商O1端；加法器ADD3142的输出F4连接或门R1的输入2脚；或门R1的输出3脚连接除法结果的二进制的商O0端。能够进行被除数是0～127×2n+2n-1，除数是15×2n，当n＝0、1、2、3…n整数时的快速运算的除法器的电路原理图如图6所示，是在上述图5的除法器电路原理图的基础上，在加法器ADD435、加法器ADD414及与门A6的右边增加n条从输入到输出的连线I81-O81、I82-O82……I8n-O8n。上述所说的加法器ADD435是能完成第一个加数最少是四位，第二个加数最少是三位，和数最少是五位功能的加法器。上述所说的加法器ADD414是能完成第一个加数最少是四位，第二个加数最少是一位，和数最少是四位功能的加法器。上述所说的加法器ADD3131、ADD3132可以全部或其中任意一个是能完成第一个加数最少是三位，第二个加数最少是一位，和数最少是三位功能的加法器。上述所说的加法器ADD3141、ADD3142可以全部或其中任意一个是能完成第一个加数最少是三本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：武金木，武优西，李艳，姚芳，李波，
申请(专利权)人：河北工业大学，
类型：发明
国别省市：