存储器件以及形成存储器件的方法技术

一种用于制作存储器件的方法包括：提供初始半导体结构，其包括基础衬底、具有层间电介质层和第一牺牲层的堆叠结构；以及贯穿所述堆叠结构形成的沟道沟槽。所述方法包括：从沟道沟槽去除每个第一牺牲层的一部分，以形成捕获层沟槽；在捕获层沟槽中形成第二牺牲层；形成电荷捕获膜以填充捕获层沟槽；以及从沟道沟槽去除电荷捕获膜的一部分，以形成电荷捕获层；在沟道沟槽的侧壁上形成隧穿层和沟道层；去除第一牺牲层和第二牺牲层；在电荷捕获层上形成阻挡层；以及在邻近层间电介质层之间形成与隧穿层接触的栅极结构。

【技术实现步骤摘要】
存储器件以及形成存储器件的方法本申请是申请日为2020年3月16日、申请号为202080000581.2、名称为“存储器件以及形成存储器件的方法”的专利技术专利申请的分案申请。
本公开总体上涉及半导体制作
，以及更具体地，涉及存储器件以及其制作方法。
技术介绍
随着平面闪存的发展，半导体电子设备的制造工艺已经取得了较大的发展。然而，近年来，平面闪存的持续发展遇到了很多挑战，诸如物理限制、现有光刻技术限制、存储电子密度限制等。在这一背景下，为了解决平面闪存遇到的困难，并且追求每存储单元的较低生产成本，已经出现了各种三维(3D)闪存结构，包括3D或非(NOR)和3D与非(NAND)。在具有NOR型结构的3D闪存中，存储单元并联排列在位线与底线(groundline)之间，而在具有NAND型结构的3D闪存中，存储单元串联排列在位线与地线之间。具有串列(tandem)结构的NAND闪存具有较低读取速度，但是具有较高写入速度和擦除速度。因此，NAND闪存适用于存储数据。此外，NAND闪存还展示出了许多用于数据存储的优点，诸如小单元尺寸和大存储容量。电荷捕获3D存储器是允许三维集成的基本器件。电荷捕获3D存储器件中的关键结构是栅极堆叠，以及栅极堆叠通常具有多层结构，该多层结构包括沟道层、隧穿层、电荷捕获层和阻隔层。栅极堆叠的膜层被顺次布置在沟道的侧壁表面上。栅极堆叠用以控制存储器件的电荷存储功能，以及栅极堆叠的沟道层提供针对载流子的路径。因此，沟道层的电阻在存储器件的可靠性和低温特性方面起着重要作用。随着对高存储密度的需求的增加，3D存储器件中的堆叠层的数量还可能增加，以及沟道长度可能延长。当沟道长度增加时，沟道的总电阻也增加，以及因此可能使沟道的导电性能劣化并且可能降低载流子的低温迁移率。照此，低温编程性能和变换温度性能可能不是期望的。此外，由于沟道的总体阻抗高，因此当在阵列级上执行编程/读取操作时，可能增强编程背景噪声，这可能进一步在阵列级上造成门限电压的分布变宽，以及器件可靠窗口减少。当前，改进长沟道的导电性能的方法是调整沟道层的厚度，以及还有增加沟道层的结晶度和晶粒尺寸。调整沟道层的厚度以及提高结晶度和晶粒尺寸可能能够进一步增加沟道的导电电流并且降低晶粒边界或层界面处的捕获效应，以及因而可以改进沟道的导电性能。然而，随着堆叠层的数量增加，可能要对制作工艺施加更加严格的要求，以便进一步改进沟道的质量。所公开的存储器件以及其制作方法针对于解决上文阐述的一个或多个问题以及本领域的其它问题。
技术实现思路
本公开的一个方面提供了用于制作存储器件的方法。所述方法包括：提供初始半导体结构，其包括基础衬底、形成于基础衬底上并且包括交替地布置的多个层间电介质层和多个第一牺牲层的堆叠结构；以及贯穿所述堆叠结构形成并且处于所述基础衬底之上的沟道沟槽。所述方法还包括：去除每个第一牺牲层的接近沟道沟槽的部分，以形成在邻近层间电介质层之间凹陷的捕获层沟槽；在捕获层沟槽的底部和侧壁上、以及在所述多个层间电介质层在所述沟道沟槽中露出的侧壁上形成第二牺牲层；形成电荷捕获膜以填充捕获层沟槽；以及从沟道沟槽去除电荷捕获膜和第二牺牲层中的每一者的一部分。电荷捕获膜的剩余部分形成电荷捕获层。所述方法还包括：在电荷捕获层和剩余第二牺牲层的沿沟道沟槽的侧壁上形成隧穿层，以及在隧穿层上形成沟道层；去除所述多个第一牺牲层；去除剩余第二牺牲层，以露出隧穿层的处于电荷捕获层与邻近层间电介质层之间的部分；在电荷捕获层的露出表面上形成阻挡层；以及形成处于邻近层间电介质层之间的多个栅极结构。所述多个栅极结构与所述隧穿层接触。本公开的另一方面提供了存储器件。所述存储器件包括：基础衬底；在基础衬底之上交替地堆叠以形成堆叠结构的多个层间电介质层和多个栅极结构；沿堆叠结构的侧壁形成的隧穿层；沿所述堆叠设置结构的侧壁形成于隧穿层上的沟道层，隧穿层将沟道层与堆叠结构隔开；在垂直于隧穿层的方向上形成于隧穿层与所述多个栅极结构之间并且形成于邻近层间电介质层之间的电荷捕获层；形成于隧穿层上、包覆电荷捕获层、并且处于邻近层间电介质层之间的阻挡层。阻挡层将电荷捕获层与所述多个栅极结构隔开；电荷捕获层的侧表面与隧穿层接触；以及每个栅极结构与隧穿层直接接触的部分将阻挡层与邻近层间电介质层隔开。本领域技术人员可以根据本公开内容的说明书、权利要求和附图理解本公开内容的其它方面。附图说明下文的附图是根据各种公开的实施例的仅用于说明目的的示例，而不旨在限制本公开内容的范围。图1示出了3DNAND存储器件的示意性截面图；图2示出了图1中的虚线框中所示的结构的放大示意图；图3根据本公开的各种实施例示出了示例性制作方法的流程图；图4-15根据本公开的各种实施例示出了处于示例性方法的某些阶段的半导体结构的示意图；以及图16示出了图14中的虚线框中所示的结构的放大示意图。具体实施方式现在将详细参考附图中示出的本专利技术的示例性实施例。在可能的情况下，将遍及全部附图使用相同的附图标记指代相同或相似部分。图1示出了3DNAND存储器件的示意性截面图，以及图2示出了图1中的虚线框中所示的结构的放大示意图。参考图1-2，3DNAND存储器件包括基础衬底100，以及包括多个层间电介质层101和多个栅极层102的堆叠结构。所述多个层间电介质层101和多个栅极层102被交替地布置以形成堆叠结构。所述3D存储器件还包括贯穿该堆叠结构形成并且处于基础衬底100之上的多个沟道沟槽103，以及形成于每个沟道沟槽103的底部并且处于基础衬底100之上的外延层104。所述3DNAND存储器件进一步包括顺次形成于沟道沟槽103的侧壁表面上的阻挡层111、电荷捕获层112、隧穿层113和沟道层114。照此，阻挡层111、电荷捕获层112、隧穿层113和沟道层114一起在沟道沟槽103的侧壁表面上形成栅极堆叠。应当注意，图1-2仅示出了与本公开内容相关的结构，所述3DNAND存储器件可以进一步包括用于实现该器件的完整功能的其它组件和/或结构。在所述3DNAND存储器件中，由阻挡层111、电荷捕获层112、隧穿层113和沟道层114形成的栅极堆叠起着该电荷捕获3D存储器的关键结构的作用。在该多层栅极堆叠中，隧穿层113由氧化硅组成，电荷捕获层112由氮化硅组成，以及阻隔层111由氧化硅组成。栅极堆叠用以控制存储器的电荷存储功能，以及栅极堆叠的沟道层114提供针对载流子的路径。因此，沟道层的电阻在存储器件的可靠性和低温特性方面起着重要作用。为了改进存储密度，在3DNAND存储器件中，堆叠层的数量较大，以及沟道长度较长。因此，沟道的总体电阻增加，导致沟道的导电性能劣化以及可能在低温下降低载流子的迁移率。照此，低温编程性能和变换温度性能可能不是期望的。此外，由于沟道的总体阻抗较高，因而当在阵列级上执行编程/读取操作时，可能增强编程背景噪声，这可能进一步在阵列级上造成门限电压的分布变宽，本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：/n基础衬底；/n在所述基础衬底之上交替地堆叠以形成堆叠结构的多个层间电介质层和多个栅极结构；/n沿所述堆叠结构的侧壁形成的隧穿层；/n沿所述堆叠结构的所述侧壁形成于所述隧穿层上的沟道层；/n在垂直于所述隧穿层的方向上形成于所述隧穿层与所述多个栅极结构之间并且形成于邻近层间电介质层之间的电荷捕获层；以及/n形成于所述隧穿层上、包覆所述电荷捕获层并且处于邻近层间电介质层之间的阻挡层，其中：/n所述阻挡层将所述电荷捕获层与所述多个栅极结构隔开，/n所述电荷捕获层的侧表面与所述隧穿层接触，并且/n每个栅极结构的一部分与所述隧穿层直接接触。/n

【技术特征摘要】
1.一种存储器件，包括：
基础衬底；
在所述基础衬底之上交替地堆叠以形成堆叠结构的多个层间电介质层和多个栅极结构；
沿所述堆叠结构的侧壁形成的隧穿层；
沿所述堆叠结构的所述侧壁形成于所述隧穿层上的沟道层；
在垂直于所述隧穿层的方向上形成于所述隧穿层与所述多个栅极结构之间并且形成于邻近层间电介质层之间的电荷捕获层；以及
形成于所述隧穿层上、包覆所述电荷捕获层并且处于邻近层间电介质层之间的阻挡层，其中：
所述阻挡层将所述电荷捕获层与所述多个栅极结构隔开，
所述电荷捕获层的侧表面与所述隧穿层接触，并且
每个栅极结构的一部分与所述隧穿层直接接触。


2.根据权利要求1所述的器件，其中：
所述多个栅极结构中的每个栅极结构包括顺次形成于对应的层间电介质层之间的高k电介质层、功函数层和金属栅极层。


3.根据权利要求1所述的器件，其中：
所述多个层间电介质层中的邻近层间电介质层...

【专利技术属性】
技术研发人员：王启光，付婕妃，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42