一种存储设备的输入输出处理装置，其特征在于，至少包括： 一个以上可独立工作的ＣＰＵ、内存和ＣＰＵ复位模块； 一个以上用于进行协议转换的桥片和用于与存储设备的存储单元连接的磁盘接口模块； 每个ＣＰＵ上连接有内存和独立的ＣＰＵ复位模块； 一个以上所述ＣＰＵ通过可支持一个以上ＣＰＵ子系统的高速协议通道与桥片连接，每个桥片之间通过所述高速协议通道连接，并且每个桥片通过ＰＣＩ总线与磁盘接口模块连接。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及输入输出(IO)处理技术，特别是指一种存储设备的IO处理装置。
技术介绍
随着计算机的处理速度和存储技术迅速提高，计算机设备的IO处理能力已成为影响其性能及可用性的主要因素。特别是随着对存储器容量需求的不断扩大，出现了磁盘阵列等大规模可独立工作的存储设备，这类存储设备自身包含有存储单元和IO处理装置，能同时为几台服务器等设备提供存储空间和IO服务，因此其IO处理装置处理的好坏将直接影响整个系统的性能。目前业界通常采用的存储设备IO处理装置的基本结构参见图1所示。包括CPU 101、北桥芯片102、南桥芯片103、内存104以及若干个用于与磁盘阵列等存储设备连接的光纤通道(FC，Fiber Channel)模块105。其中，FC模块105包括有FC HBA和FC接口，FC接口用于连接硬盘组成的存储单元。CPU通过CPU前端总线与北桥芯片102连接，北桥芯片102再分别与RAM和南桥芯片103连接，所有FC模块105通过一条PCI总线连接到南桥芯片103。这种结构与PC机的结构相似，其缺点首先是系统可用性很难提高，由于所有FC模块105共同串联在同一条PCI总线上，并由一个CPU101进行处理，缺乏保护措施，一旦任何环节出现故障，系统工作将停止，系统死机的可能性较大。另外，这种结构的IO带宽瓶颈非常明显，由于多个FC接口共同分享同一条PCI总线带宽，因为PCI带宽不足，FC接口无法达到满负荷，并且CPU 101、北桥芯片102、南桥芯片103和FC接口串接的结构也容易造成CPU 101的IO和中端处理能力不足，系统速度很难提高。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种存储设备的IO处理装置，增强存储设备IO过程中自保护能力，减少死机情况的发生，从而提高系统的可用性。并进一步提高存储设备的IO处理速度，避免PCI等带宽瓶颈。本专利技术的一种存储设备的输入输出处理装置，至少包括一个以上可独立工作的CPU、内存和CPU复位模块；一个以上用于进行协议转换的桥片和用于与存储设备的存储单元连接的磁盘接口模块；每个CPU上连接有内存和独立的CPU复位模块；一个以上所述CPU通过可支持一个以上CPU子系统的高速协议通道与桥片连接，每个桥片之间通过所述高速协议通道连接，并且每个桥片通过PCI总线与磁盘接口模块连接。该装置所述支持一个以上CPU子系统的高速协议通道是超传送输入输出接口通道，所述CPU是带有超传送输入输出接口的CPU，所述桥片是能够将超传送输入输出接口协议转换成PCI协议的桥片。该装置所述支持一个以上CPU子系统的高速协议通道是IB接口通道，所述桥片由IB交换机与TCA组成，CPU通过HCA与桥片的IB交换机连接，TCA与磁盘接口模块连接。该装置所述CPU复位模块是编写有复位狗程序的可编程逻辑阵列芯片。该装置所述磁盘接口模块包括有用于光纤通道协议处理的FC芯片和FC接口，FC芯片通过PCI总线与所述桥片连接，FC接口连接至所述存储单元。该装置所述磁盘接口模块包括有用于iSCSI协议处理的iSCSI芯片和iSCSI接口，iSCSI芯片通过PCI总线与所述桥片连接，iSCSI接口连接至所述存储单元。该装置所述内存是随机存储器。从上述方案可以看出，本专利技术的存储设备IO处理装置，通过采用两个或两个以上可独立工作的CPU子系统，为IO处理装置增加了保护机制，提高了系统的可用性，并且每个磁盘接口模块独立占用一条PCI总线，增加了带宽，有效解决了PCI瓶颈问题，采用高速传输总线和多个CPU协同工作方式，大大提高了IO处理装置的IO处理速度。附图说明图1为现有存储设备IO处理装置结构示意图；图2为本专利技术采用双CPU和四FC模块实施例的结构示意图；图3为本专利技术复位模块与CPU连接结构示意图；图4为本专利技术采用双CPU和四FC模块实施例信号流向图；图5为本专利技术采用双CPU和双FC模块实施例的结构示意图；图6为本专利技术采用双CPU和五FC模块实施例的结构示意图；图7为本专利技术采用三CPU和六FC模块实施例的结构示意图；图8为本专利技术采用双CPU和四iSCSI模块实施例的结构示意图。具体实施例方式下面结合附图及具体实施例对本专利技术再作进一步详细的说明。本专利技术采用两个或两个以上CPU子系统，每个CPU分别通过高速协议通道和一组用于协议转换的桥片与一组FC模块等的磁盘接口模块连接。正常工作时，各CPU子系统可协同工作，每个CPU可分别控制一部分桥片和其上磁盘接口模块的IO。并且CPU之间内存共享，一个CPU可以把其它CPU的内存、所控制的桥片和磁盘接口模块看作自己的IO空间。当某个CPU出现故障死机时，其它CPU将接替该CPU的工作，从而提高存储设备IO处理装置的可用性。本专利技术较佳实现方案的存储设备IO处理装置结构参见图2所示，采用两个CPU 101的结构，包括两个CPU 101，两个内存104，两个独立工作的CPU复位模块201，以及四个桥片202和四个FC模块105。该结构左右对称，四个桥片202通过超传送输入输出接口(HT，HyperTransport I/OInterface)高速信号线串联，形成桥片链，每个桥片202下分别通过PCI总线连接有一个FC模块105。两个CPU 101分别位于桥片链的左右两端，并与左右两端的桥片202通过HT高速信号线连接。在两个CPU 101上各自连接有一块内存104，以及一个用于在CPU 101发生故障时对其进行复位的CPU复位模块201。本实施例的CPU 101与桥片202之间，及桥片202与桥片202之间采用HT协议实现数据交互。HT是一种高速通道协议，这项技术不但具有高速、高性能特点，还可为系统提供通用联系，减少系统内部总线数量，并可用于连接多个相对独立的CPU子系统，及实现CPU子系统的内存104共享。因此为了支持HT协议，需要采用自身提供有HT接口的CPU，这一类CPU包括如基于MIPS core的BROADCOM BCM 1250、MIPS 1125、MIPS 1280等，和基于X86的Hummer系列等。本实施例中CPU 101采用Broadcom BCM 1250，该CPU 101有两个600MHz～1GHz的64位MIPS核，有两个最高200MHz(400Mbit/s)的64位双倍数据速率随机存储器(DDR RAM)通道，最大RAM带宽6.4GB，可直接连接DDR RAM。并且该CPU 101提供12.8Gb的高速LDT HyperTransport接口，带宽为400M×2×2×8＝12.8Gbit/s，可直接与桥片202连接。另外，BROADCOM BCM 1250上提供的Generic I/O接口，以及Reset管脚可连接本实施例的CPU复位模块201。本实施例的内存104采用DDR RAM。桥片202在本实施例中的功能主要是用于HT到PCI之间的协议转换，采用提供HT接口的三通桥片202，该类桥片202包括两个HT接口和一个PCI接口，三个接口之间必须能够相互交换数据，使CPU 101可以以IO空间读写方式透过桥片202读写PCI总线上芯片的寄存器。本实施例采用API公司的HyperTransport PCI桥系统，该桥片202提供左右两个8位400本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：郑珉，胡鹏，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：
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