可减少串列式ATA分离式实体层脚位数的讯号编码方法技术

本发明专利技术是有关于一种可减少串列式ＡＴＡ分离式实体层脚位数的讯号编码方法，其特征是：主要是于串列式ＡＴＡ分离式实体层与储存媒体控制器间传递的资料讯号中，以一编码器与一解码器将控制讯号与状态讯号编入该资料讯号中，而可减少连接的脚位。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是涉及一种ATA介面的电路构造讯号编码方法，特别是一种可减少串列式ATA分离式实体层介面讯号数的讯号编码方法。
技术介绍
近年来，由于资讯相关产业的高度发展以及人们对资讯产品运算及传输速度的要求日益增加，使得业者不断致力于各种传输介面规格的开发，就储存介面而言，由最早传输速率16MBps的ATA(Advanced Technology Attachment)介面，经不断的改良而产生传输速率33MBps(mega byte per second)的ATA33介面、传输速率66MBps的ATA66介面，乃至于ATA100及ATA133等介面规格，但由于上述的介面规格是以并列(parallel)式的资料传输方式传输，不仅传输所需的讯号线数量较多，杂讯干扰较大，传输线的长度受较大的限制，而其传输速率的提升亦较为困难。近来，由于各方业者不断的尝试开发，终于有串列(serial)式ATA介面规格面世，不仅使传输速率一举提升到第一代的1.5Gbps(giga bit per second)以上，将来第二代的3.0Gbps与第三代的6.0Gbps也是指日可期，且其资料的传输只需四条讯号线，而其讯号线的长度也可大幅加长，实是一重大突破。然而，目前串列式ATA介面规格的产品仍处于开发阶段，市面上仍以并列式ATA产品为主流，为了兼顾扩充性与适用性，业者于电脑系统的设计上仍以同时支援两种介面规格为主。部分业者采取的解决方案是如图1所示，其主要是于其主控制芯片12(如南桥芯片)的储存媒体控制器121内增设一串列式ATA实体层(physical layerPHY)123，藉由该串列式ATA实体层123而可连接一串列式ATA装置16(如串列式ATA硬盘)，而该储存媒体控制器121则通过一IDE汇流排14而连接一并列式ATA装置18(如并列式ATA硬盘)。如此的架构虽可同时支援串列式ATA装置及并列式ATA装置，然而，串列式ATA实体层123因以高频模拟电路为主，需占用较大的面积，欲将其整合到主控制芯片12中，将导致主控制芯片12的面积过大，且其制作生产的合格率难以控制。因此，如何针对上述习用电路架构的缺点，以及使用时所发生的问题提出一种新颖的解决方案，设计出一种简单有效的电路构造，不仅可减少连接所需的脚位，且可确保主控制芯片的合格率，有效降低成本，长久以来一直是使用者殷切盼望及本专利技术人欲行解决的困难点所在，而本专利技术人基于多年从事于资讯产业的相关研究、开发、及销售的实务经验，思及改良的意念，经多方设计、探讨、试作样品及改良后，终于研究出一种可减少串列式ATA分离式实体层介面讯号数的电路构造及讯号编码方法，以解决上述的问题。
技术实现思路
本专利技术所要解决的技术问题是，针对现有技术的上述不足，而提供一种不仅可减少连接所需的脚位，且可确保主控制芯片的合格率，有效降低成本的可减少串列式ATA分离式实体层介面讯号数的讯号编码方法。本专利技术的上述技术问题是由如下技术方案来实现的。一种可减少串列式ATA分离式实体层介面讯号数的电路构造，其特征是包含有一并列串列转换器，包含一并列转串列的转换器及一串列转并列的转换器，分别利用一组并列讯号发送线及一组并列讯接收线连接至一储存媒体控制器，用以将来自储存媒体控制器的并列讯号转换为串列讯号，及将串列讯号转换为并列讯号而传送至该储存媒体控制器；一锁相回路，包含一连接所述并列转串列的转换器的发送锁相回路及一连接所述串列转并列的转换器的接收锁相回路，连接该并列串列转换器，用以产生资料讯号传输所需的时脉讯号，并可将一参考时脉讯号传送至该储存媒体控制器；至少一发送器，连接该并列转串列转换器，各发送器皆可将转换为串列式的资料讯号，藉由一组串列讯号发送线传送到其连接的一串列式ATA装置；至少一接收器，连接该串列转并列转换器，各接收器皆可通过一组串列讯号接收线，将接收自所连接串列式ATA装置的资料讯号传送到该串列转并列转换器，而由串列转并列转换器将资料讯号转换为并列式讯号后再传送至储存媒体控制器；及至少一OOB讯号侦测器，分别连接于各对应接收器的接收讯号线，用以侦测串列式ATA装置的运作状况，并可将侦测所得的多组讯号传送至该储存媒体控制器。该电路构造，除上述必要技术特征外，在具体实施过程中，还可补充如下其中该并列串列转换器中的一并列转串列的转换器及一串列转并列的转换器分成为两个独立模块或整合成一个合并的模块。其中该锁相回路中的一发送锁相回路及一接收锁相回路分成为两个独立模块或整合成一个合并的模块。其中尚包含一电源控制器，可接收来自储存媒体控制器的多组控制讯号，以控制其重置及其他电源状态，并可传送一实体层就绪状态讯号至储存媒体控制器。其中电源控制讯号及该实体层就绪状态讯号是一多准位状态讯号。其中该实体层就绪讯号包含来自该锁相回路的一发送就绪讯号及一接收就绪讯号。其中尚包含一控制讯号解码器连接该并列讯号发送线，可将一包含有发送有效讯号的并列讯号解码，并分别将解码所得的发送有效讯号与并列资料讯号传送到并列转串列转换器。其中尚包含一状态讯号编码器，连接该串列转并列转换器，可将转换后的并列资料讯号与来自OOB讯号侦测器的接收静止讯号编码后，经由并列讯号接收线传送到储存媒体控制器。其中尚包含一传输路径控制器，连接各发送器及各接收器，可依储存媒体控制器的控制讯号控制资料讯号的传输路径。其中尚包含一选择器，连接各OOB讯号侦测器，可依储存媒体控制器的控制讯号而选择将其中一OOB讯号侦测器的接收静止讯号传送到状态讯号编码器。其中该锁相回路具有多个传输速率切换选择的功能，藉由一讯号线接收储存媒体控制器的控制讯号而切换动作。本专利技术还提供一种用于上述电路的讯号编码方法的技术方案。一种可减少串列式ATA分离式实体层脚位数的讯号编码方法，其特征是主要是于串列式ATA分离式实体层与储存媒体控制器间传递的资料讯号中，以一编码器与一解码器将控制讯号与状态讯号编入该资料讯号中，而可减少连接的脚位。该编码方法在具体实施过程中，还可补充如下
技术实现思路
其中若该资料讯号为自储存媒体控制器传送到串列式ATA分离式实体层，可于发送有效讯号下降的区间中，将资料全部以0或全部以1取代。其中若该资料讯号为自串列式ATA分离式实体层传送到储存媒体控制器，可于接收静止讯号上升的区间中，将资料全部以0或全部以1取代。本专利技术的优点在于1、应用在数字与模拟分离设计的控制芯片，在此设计架构之下，高频模拟电路制作于分离式实体层芯片中，而数字电路部分则可整合于储存媒体控制器中，经由适当的讯号编码，可有效减少串列式ATA分离式实体层介面信号。2、主控制芯片可将控制讯号以一多准位讯号传送到实体层芯片，实体层芯片亦可将状态讯号以一多准位讯号传送到主控制芯片。3、利用一讯号编码器及一讯号解码器，将控制讯号及状态讯号编码于资料讯号中，以减少连接所需的脚位。4、利用讯号编码的特性，而以不符合正常资料编码的特别码取代原有资料讯号，藉以识别辨识者。兹为对本专利技术的特征、结构及所达成的功效有进一步的了解与认识，谨佐以较佳的实施图例及配合详细的说明，说明如后附图说明图1是习用ATA介面架构的方块图。图2是本专利技术一较佳实施例的电路方块图。图3是本专利技术另一实施例的电路方块图。图4是本专利技术多准位电源控制本文档来自技高网...

【技术保护点】
一种可减少串列式ＡＴＡ分离式实体层脚位数的讯号编码方法，其特征是：主要是于串列式ＡＴＡ分离式实体层与储存媒体控制器间传递的资料讯号中，以一编码器与一解码器将控制讯号与状态讯号编入该资料讯号中，而可减少连接的脚位。

【技术特征摘要】
1.一种可减少串列式ATA分离式实体层脚位数的讯号编码方法，其特征是主要是于串列式ATA分离式实体层与储存媒体控制器间传递的资料讯号中，以一编码器与一解码器将控制讯号与状态讯号编入该资料讯号中，而可减少连接的脚位。2.根据权利要求1所述的讯号编码方法，其特征是其中若该资料讯号为...

【专利技术属性】
技术研发人员：江晋毅，王泽贤，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]