一种用于把外部存储器访问转换成处理核心中局部存储器访问的方法和设备技术

一种处理器包括处理器核心和系统总线，前者解释和执行指令，后者使该处理器能和一系统相通信。系统总线接口可包括填充总线和ＤＭＡ总线。系统总线接口可包括在填充总线和ＤＭＡ总线之间的线桥，使系统总线接口把放置在填充总线的信息重新传送到ＤＭＡ总线，并返回到该核心。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
计算机系统中的存储器可以设置成包括不同速度和大小的存储装置的存储器层次。存储器装置的类型和大小及其与处理器核心的邻近度是存储器装置的速度的因素。一般来说，较小的硬件较快，最靠近处理器核心的存储装置访问最快。由于快速存储器昂贵和处理器核心附近的空间有限，存储层次可组织成几级，每级比下一级更小、更快、每字节成本更贵。这种存储器层次的目的是提供一种其成本几乎与存储器的最便宜级一样低且其速度几乎与存储器的最快级一样快的存储器系统。许多处理器在高速缓存中储存最常用数据和指令的拷贝，以改进访问速度和总体的处理速度。高速缓冲存储器也称为高速缓存器或RAM(随机访问存储器)超高速缓冲存储器，是存储器的一部分，可由高速静态RAM(SRAM)构成，以替代通常用于主存储器中较慢的动态RAM(DRAM)。存储器高速缓存可以包括在如处理器那样的同一集成电路上。这种内部存储器高速缓存也称为局部或一级(L1)高速缓存。L1高速缓存的内容依赖由处理器执行的任务可进行修改。如果处理器试图访问不在高速缓存中数据，则发生高速缓存丢失，数据要从存储器中检索。高速缓存丢失涉及性能损失，它包括丢失发生的时钟周期和为丢失服务的附加时钟周期。因此，期望提供一种局部存储器如L1 RAM，来储存数据和指令，以改进访问速度和减少高速缓存丢失的损失。附图简要说明附图说明图1是根据一实施例的包括处理器核心和系统总线的系统。图2说明根据一实施例描述允许处理器核心进行写入局部指令存储器操作的流程图。图3是根据一实施例的包括处理器的系统。详细说明图1说明根据一实施例的系统100。该系统包括具有处理器核心105的处理器102，该处理器核心解释和执行软件指令。处理器核心105可经由系统接口总线(SBI)115从外部存储器110如2级(L2)或主存储器中访问数据。处理器102可以为例如微控制器或数字信号处理器(DSP)，它们通常分别用于面向控制器的应用和数字密集的数字信号处理。处理器102可具有混合微控制器/DSP结构，后者能处理具有基于DSP和微控制器组件的各种应用。这种处理器可应用于例如蜂窝电话，后者有带有大DSP组件的工作负载，用于执行基带信道和语音编码器所需的处理，以及应用于面向控制的组件，用于管理用户接口和通信协议堆栈的各方面。处理器核心105可包括局部或存储层次结构的最高级1级(L1)。L1级存储器中指令和数据可插入局部指令存储器120和局部数据存储器125中，但可共享系统的2级或进一步级(L2或更低级)上的公共存储器。指令和数据流的分离可使处理器核心105同时提取指令和输入/存储数据而不发生冲突。局部存储器可包括储存由执行单元130进行快速检索用的最常使用数据的副本超高速缓冲存存储器。在超高速缓冲存储器中信息是确定性的，即根据该处理器正在执行的任务可进行变化。在处理器核心105试图访问不在高速缓存中的数据时发生高速缓存丢失。在高速缓存丢失的情况下，可从外部存储器110检索不在局部高速缓存中的请求的数据。因高速缓存丢失而检索的数据可经由填充总线135从外部存储器传送到高速缓存。高速缓存丢失涉及损失，包括丢失发生的时钟周期和为丢失服务的附加时钟周期。除了或替代L1高速缓存外，处理器核心105可包括用信息编程的局部“真实”存储器，例如局部指令存储器120和局部数据存储器125中L1 SRAM。与L1高速缓存不同，在L1 SRAM中信息是可寻址的且不依赖正在执行的任务，即在L1 SRAM中的信息是非确定性的。因此，对L1 SRAM的访问可不发生高速缓存丢失的损。由于其邻近执行单元130，L1 SRAM可以是相对快速存储器，并可用来为DSP的应用诸如快速付里叶处理(FFP)、相关和乘-累加(MAC)指令储存指令和数据。执行单元130可在程序执行过程中对局部数据存储器125读写数据。执行单元130可从局部指令存储器120提取指令，但可能不能直接写入局部指令存储器120。系统100可包括DMA(直接存储器访问)控制器140。DMA控制器是一种用于传递信息进入或走出局部指令存储器120和局部数据存储器125而无需处理器核心105进行干预的特殊存储器。DMA控制器140可为外置于处理器核心105，并通过SBI 115访问局部存储器。DMA控制器可对局部指令存储器120读写指令，并对局部数据存储器125读写数据。SBI 115包括包括填充总线135和DMA总线145。填充总线接口148可处理外部存储器110和系统端口150之间的数据传输。DMA总线接口155可处理DMA控制器140和系统DMA端口160之间的数据传输。处理器核心105可包括内置DMA接口165，以处理系统DMA端口160和局部存储器120和125之间的传输。SBI 115可在正常操作模式和加强操作模式下运行。在正常操作模式下，不能由处理器核心105直接写局部指令存储器120，但可由DMA控制器140直接写。在加强操作模式下，SBI 115把系统端口150上的数据经由把填充总线135和DMA总线145相连的SBI 115中的线桥重新路由传送到系统DMA端口160。处理器核心105可使用线桥170直接写入到局部指令存储器120。多路复用器175可设置在DMA总线145上。线桥170可通过系统端口145把放置在填充总线上的数据路由传送到多路复用器175。在正常操作模式下，多路复用器可靠近线桥，并允许指令和数据在系统DMA端口160和DMA总线接口155之间流动。在加强操作模式下，多路复用器可切换至线桥，并允许指令和数据在系统端口150和系统DMA端口160之间流动。多路复用器175可由与门180的输出进行控制。与门180的输入可分别耦合至控制寄存器185和地址译码器190。控制寄存器185可以是软件可编程寄存器，可进行编程来储存线桥使能比特。线桥使能比特可用来指示该线桥接是否使能，从而指示SBI 115是否在正常操作模式或加强操作模式。图2是说明根据一实施例的用于使能处理器核心105对局部指令存储器120和局部数据存储器125进行写操作200的流程图，尽管本专利技术的服务不局限于这方面。处理器核心105可请求访问存储器，如对局部指令存储器120读或写的访问(框202)。SBI 115接收该访问请求(框204)，并核对控制寄存器185中线桥使能比特的状态(框206)。如果该线桥接使能状态为假，即线桥使能比特值为0，处理器102应处在正常操作模式，且该与门的输出为假。多路复用器175阻断线桥170上信息被放置在DMA总线145上，且访问请求被送到外部存储器110(框208)。SBI 115也可用地址译码器190核对目标指令或数据的地址，以确定要被访问的目标地址是否在分配给局部存储器120或125的地址空间内(框210)。如果不是，该地址译码器140的输出为假。因此，与门180的输出为假，且该访问请求可被发送到外部存储器110(框208)。如果线桥使能状态为真，即线桥使能比特值为1，且目标地址可以在局部存储器地址空间中，则与门的输出为真。多路复用器175可切换到线桥175，并把访问请求放置在DMA总线145上，返回处理器核心105。如果该访问请求是写入局部指令存储器120，则内部DMA接口165把信息本文档来自技高网...

【技术保护点】
一种方法，其特征在于，所述方法包括把来自处理器核心的存储器访问通过与处理器核心相耦合的总线接口路由传送回到该处理器核心。

【技术特征摘要】
US 2001-12-28 10/040,9041.一种方法，其特征在于，所述方法包括把来自处理器核心的存储器访问通过与处理器核心相耦合的总线接口路由传送回到该处理器核心。2.如权利要求1所述的方法，其特征在于，所述路由传送包括确定在总线接口中重新路由传送线桥的状态；确定要被访问的存储器的地址；以及响应于所述线桥被使能和所述地址在局部存储器地址空间中，把总线上的访问放回处理器核心中。3.如权利要求2所述的方法，其特征在于，所述确定在总线接口中重新路由传送线桥的状态包括核对控制寄存器中线桥使能比特的状态。4.如权利要求1所述的方法，其特征在于，所述方法进一步包括访问一局部存储器。5.如权利要求4所述的方法，其特征在于，所述访问局部存储器把指令写入局部指令存储器。6.如权利要求4所述的方法，其特征在于，所述访问局部存储器包括访问1级(L1)SRAM(静态随机访问存储器)。7.如权利要求1所述的方法，其特征在于，所述路由传送来自处理器核心的存储器访问包括路由传送来自数字信号处理器核心的存储器访问。8.一种设备，其特征在于，所述设备包括一处理器核心，它包括包括局部数据存储器和局部指令存储器在内的存储器；与局部数据存储器相耦合的第一端口，和与局部数据存储器和局部指令存储器相耦合的第二端口；一总线接口，它包括。与第一端口相耦合的第一总线；与第二端口相耦合的第二总线；在第一总线和第二总线之间的线桥；以及一多路复用单元，可操作地在第二总线和线桥之间切换，以使信息能放置在第一总线，被重新路由传送到第二端口。9.如权利要求8所述的设备，其特征在于，所述局部存储器具有地址空间，并进一步包括总线控制单元，响应于线桥使能标记被设置和与来自处理器核心的存储器访问相关联的存储器位置的地址落在局部存储器地址空间中，可操作地把多路复用器切换到线桥。10.如权利要求8所述的设备，其特征在于，所述局部存储器包括1级SRAM(静态随机访问存储器)。11.如权利要求8所述的设备，其特征在于，所述第一端口包括填充端口，且第一端口包括填充总线。12.如权利要求8所述的设备，其特征在于，所述第二端口包括DMA(直接存储器访问)控制器端口，且第二总线包括DMA总线。13.如权利要求8所述的设备，其特征在于，所述处理器核心进一步包括与第二端口相耦合的接口，所述接口可操作地访问局部数据存储器和局部指令存储器。14.如权利要求13所述的设备，其特征在于，所述接口可操作把指令写入局部指令存储器。15.一种制品，包括机器可读介质，该介质包括机器可读指令，其特征在于，该指令可操作地使机器通过与处理器核心相耦合的总线接口把来自处理器核心的存储器访问路由传送回到该处理器核心。16.如权利要求15所述的制品，其特征在于，所述可操作地使机器路由传送存储器访问的指令包括一些指令，这些指令可操作地确定总线接口中重新路由传送线桥的状...

【专利技术属性】
技术研发人员：MD特拉恩，JG雷维拉，
申请(专利权)人：英特尔公司，模拟设备股份有限公司，
类型：发明
国别省市：US[美国]