一种用于分配集成电路中一个时钟信号的集成电路（ＩＣ）、ＩＣ组件和电路，包括一个电容性时钟分布电路，在此含有至少一个导体。至少一个电感在集成电路一个金属层中形成并耦合到时钟分布电路。该电感一般以许多个螺旋电感遍及集成电路的形式分布，提供了选择的与电容性时钟分布电路在谐振处谐振的电感值，降低了功率耗散而可以改进时滞和抖动性能。
【技术实现步骤摘要】
本专利技术总体涉及在集成电路中的时钟分布，尤其涉及分配一个高+频率时钟，改进的功率效率和时滞(skew)及抖动性能的方法。
技术介绍
使用单个高频全局时钟同步大的数字芯片正变成一个非常困难的任务。随着电路尺寸和时钟频率持续增加，时滞及抖动及功耗正变成重要的设计考虑。在时钟电路设计中时滞及抖动是传统的主要考虑，功耗很快获得了首位。对于集成电路的每个新一代，时钟容量和频率导致了动态功率耗散的增加。考虑一个72-W 600-MHz Alfa处理器在时钟电路中耗散了它多于一半的功率，这对于设计优化很明确是一个成熟区。目前，对时钟分配的大部分工作以及集中于从事时滞及抖动的问题。对时钟布线，树和栅格有两种总体方法。可调谐树消耗较小的布线和较低的执行时间。然而，树必须仔细调谐并且这种调谐是负载的非常强的函数。这样，在时钟分配电路和下面的由时钟电路驱动的电路之间有相当大的相互作用。作为对比，栅格可以提供大容量并需要重要的使用配线源，但是通过将附近的点直接连接到栅格以提供相对负载独立。后一个特性已经证明无法抵制，大部分最近的高端微处理器中的全局时钟分配使用一些种类的全局时钟栅格。早期的栅格时钟分配由位于芯片中心的单个有效全局时钟驱动器驱动。大部分现代时钟分配电路使用一个平衡H-树来建立和分配驱动栅格所需的增益。栅格驱动点在整个芯片中分布，而不是集中于一个点；这意味着相比于以不太是分布的方式驱动的栅格，栅格可以不太密集，导致较小的容量和较小地消耗配线源。栅格的分流有助于抵消树型分布不完整性带来的时滞及抖动，以及平衡不均匀的时钟负载。为阻止时滞及抖动随着从时钟源的距离增加的积累，已经有几种方法来使用多芯片级时钟源。一个方法是创建一个分布锁相环(PLL)其中有一个单相频探测器，供给泵和低通滤波器，但是是多压控振荡器(VCO)。这些振荡器在芯片上分布来驱动一个单时钟栅格。栅格用于帮助补偿VCO之间的交互芯片失谐以及限制时滞及周期到周期的抖动。这种方法的主要问题是需要在芯片上分配一个“全局”模拟电压(VCO控制电压)，这对噪声非常敏感。该方法的一个可选方法是在芯片上含有多个PLL，每个驱动时钟仅仅一小部分或集成电路的一小片。从振荡器的时钟执行时间降低，因为时钟分配是局部的并且对每个PLL的时钟负载较小。在这种设计中，每个PLL必须与其相邻的平均相位以确定锁定，并且必须引入非线性到相位探测器中以避免锁模条件。相位探测器之间的任何失谐增加了对分布的未补偿的时滞。为控制时钟功率，使用的最普通技术是时钟门控，其中逻辑引入本地时钟分配中，当不使用时“关闭”设计部分的同步。这些技术总体上支持将更多的时钟负载交付给“本地”时钟同步，它可以被门控并广泛应用于低性能的设计中，其中功率非常受关注(例如用于移动电话的数字信号处理器，电池供电应用场合)。直到近来，时钟门控还没有作为一种高性能设计的技术而受欢迎，由于时钟门控逻辑潜在引入了时滞及抖动以及delta-I噪声(即，当开启和关闭大量的开关时钟容量时，在电源分布中引入的瞬态电流)。当时钟功率超过80W，甚至在这些高性能的芯片中也开始使用时钟门控了。时钟门控的自然极限是接近更多的异步设计技术，其中仅仅存在数据时激活阻塞。全局异步，本地异步(GALS)设计保留了本地同步设计的范例。然而异步设计技术更难设计，实现更昂贵，对测试更有挑战性，更难校验和调试。很明显非常希望继续使用和改进全局同步设计。已经认识到用于获得更低功率及更好相位稳定性(比基于延迟元件的振荡器)的LC型振荡器的优点了。自从时钟用于对电路供电以及这种谐振对能量恢复是基础的，绝热逻辑团体已经考虑谐振时钟产生的重要性。这些发生器总体上产生正弦或接近正弦时钟波形。为联系时钟发生器和分布，已经考虑了以传输线系统为形式的分布LC振荡器。在salphasic时钟分布中，在一个无终端传输线中建立了一个驻波(正弦的)。结果，沿着线的每一个接收器接收一个相同相位的正弦波(但是幅度不同)。不幸的是，芯片级传输线对于长的线长度趋向于非常大的损耗以及显示出低带宽。由于在前向和后向传播波之间幅度失谐，这产生了重要的相位误差。已经提出的另一个方法使用一套耦合的传输线环作为LC储能电路，由一套交叉耦合的变换器泵浦分配分布时钟信号。沿环传播的时间决定了振荡频率，沿环不同的点具有不同的相位。然而，这种方法也含有许多严重困难。环必须精确“调谐”，甚至通过潜在地改变(集总的)负载电容以在传输线中产生不连续。基本上，决定了时钟频率的分布和谐振基本上联系起来，其中前者可以依赖于几何尺寸或其它与希望的谐振频率不一致的约束。集成电路中对同步时钟分布的另一个方法公开于授予Warm的美国专利6057724。Warm专利公开了一个时钟分部电路，包括在集成电路中形成的一个并行板极微波传输带谐振器，作为一个谐振腔产生一个时钟信号工作。尽管进行各种努力提供用于超大规模集成电路的时钟分布电路，仍然存在一种时钟分布电路的需要，它能够提供更低功耗而不牺牲并且优选改进时滞及抖动性能。
技术实现思路
本专利技术的一个目的是提供一个集成电路时钟分布拓扑，使大和超大规模集成电路中的高速时钟信号能够有效地分布；本专利技术的另一个目的是提供一个时钟分布信号，它比传统时钟分布信号在同样时钟速率工作时消耗更小的功率； 本专利技术的另一个目的是提供一个时钟分布信号，它比传统时钟分布信号在同样时钟速率工作时消耗更小的功率，而保持或改进时滞及抖动性能；本专利技术的另一个目的是提供一个时钟分布信号，其中时钟分布电路在时钟的工作频率给出了一个谐振电路。根据本专利技术，提供了一个用于分配集成电路中一个时钟信号的集成电路(IC)，IC组件和电路，包括一个电容性时钟分布电路，在此含有至少一个导体和在集成电路一个金属层中形成的至少一个电感。电感耦合进导体中并含有选择的与电容性时钟分配电路谐振的电感值。优选地，电感取若干个电感的形式，例如螺旋电感，遍及集成电路分布。时钟分布电路可以包括一个时钟栅格电路，耦合到一个或更多H-树驱动电路上。在较大的集成电路中，可以使用一种分层的结构，其中集成电路被分割成多个区段，每个区段由一个H-树驱动，基于区段的H-树由至少一个进一步的H-树分部电路驱动。根据本专利技术的另一个实施例中，一个时钟分布电路包括一个时钟驱动器电路，它耦合到一个时钟分布电路中。时钟分布电路给出一个时钟电路电容给时钟驱动器电路。许多个电感耦合到时钟栅格电路。电感关于时钟栅格电路是空间分布并给出一个总电感值，它基本上在时钟驱动器电路工作频率上与时钟电路电容谐振。时钟分部电路可以包括一个时钟栅格，耦合一个或多个树分布电路。时钟驱动器电路可以包括一个主振荡器，提供一个或更多遍及集成电路的缓冲放大器。作为选择，时钟驱动器电路可以由许多个耦合时钟栅格电路的同步锁相环电路形成。为了优化谐振时钟电路的Q值，时钟分布电路的电容可以通过包括一个或更多电容器来调谐，电容器可以被选择地转换进或转换出时钟分布电路以优化电路谐振。附图说明参考附图，将从下面本专利技术的一个优选实施例详细描述前述及其它目标，方面和优点，其中图1A是根据本专利技术的一个谐振时钟分布电路的图示图；图1B是图1A的谐振时钟分布电路的一个区段的详细图；图2是表示时钟栅格线的指状和屏蔽的透视图，在时钟电路本文档来自技高网...
【技术保护点】
一种集成电路（ＩＣ），包括：一个时钟分布栅格，将时钟分配到本地电路，所述分布栅格含有已知的负载电容；一个时钟驱动器，驱动所述时钟分布栅格；至少一个一端连接到所述分布栅格的电感，所述时钟具有在本地栅格电容和所述至少一个 连接电感的谐振频率范围内的一个频率；以及一个功率栅格，功率栅格线在每个所述至少一个电感的邻近不连续，由此功率栅格线环在每个所述至少一个电感的邻近是开的。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：菲利普J雷斯特尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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