用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器制造技术

本发明专利技术涉及用于读取阵列中的闪存单元的值的改进读出放大器。在一个实施例中，读出放大器包括改进的预充电电路，以用于在预充电周期期间对位线进行预充电，从而提高读操作的速度。在另一个实施例中，读出放大器包括简化的地址解码电路，以提高读操作的速度。

【技术实现步骤摘要】
用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
本申请是申请号：201610815185.0专利技术名称：用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器的分案申请。本专利技术涉及用于读取阵列中的闪存单元的值的改进读出放大器。在一个实施例中，读出放大器包括改进的预充电电路，以用于在预充电周期期间对位线进行预充电，从而提高读操作的速度。在另一个实施例中，读出放大器包括简化的地址解码电路，以提高读操作的速度。
技术介绍
非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包括五个端子。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有表面，在所述表面上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL20连接至第二区16。字线WL22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。擦除栅EG28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利No.7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheimtunnelingmechanism)，借助在擦除栅28上施加高电压而使其他端子等于零伏特来擦除存储器单元10。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制，借助在耦合栅26上施加高电压、在源极线14上施加高电压、在擦除栅28上施加中等电压以及在位线20上施加编程电流，来对存储器单元10编程。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。按如下方式以电流感测模式读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地，并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。或者，可按如下方式以电压感测模式读取存储器单元10：在位线20上施加偏置电流(接地)，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压(显著地>0V)，而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可以反向电压感测模式读取存储器单元10，在该模式中，位线20被偏置在偏置电压处，并且在源极线14上施加偏置电流(接地)。在该模式中，存储器单元10输出电压位于源极线14上而非位于位线20上。现有技术还包括解码电路，以用于在存储器阵列内选择地址并且在该阵列内选择位线。图5示出了现有技术存储器系统500。存储器系统500包括阵列530和阵列540，这些阵列通常为浮栅存储器单元的相同存储器阵列。地址线580携带对其施加读或写操作的存储器位置的地址信号。地址解码器510和地址解码器520对地址线580上携带的地址解码，并激活阵列530或阵列540中的适当字线和位线，以便从正确的位置读取数据字，或将数据字写入正确位置。作为这种操作的一部分，地址解码器510控制位线多路复用器550，并且地址解码器520控制位线多路复用器560。例如，在阵列530中的特定地址的读操作期间，阵列530中适当的字线X和位线Y将被激活，并且位线多路复用器550将来自阵列530中的该位置的字95输出，作为至比较器570的输入。同时，阵列540的所有字线都切断，因为读操作不涉及阵列540。在阵列540中与阵列530中所激活的相同的位线Y被激活，并且位线多路复用器560将来自位线Y的字96输出，作为至比较器570的输入。因为阵列540的字线未被激活，所以字96将不构成存储在阵列540中的数据，却代表存储在位线多路复用器560内的预充电电压。这种电压被比较器570用作参考电压。比较器570将比较字95和字96。本领域的普通技术人员将理解，字95包含一位或多位，并且字96包含一位或多位。比较器570包括用于字95内以及字96内的每一位的比较器电路。也就是说，如果字95和字96每个都为8位，则比较器570将包括8个比较器电路，其中每个比较器电路将比较来自字95的一位与处于字96内的相同位置的一位。输出线590包含每个位对的比较结果。如果字95内的位高于字96内的相应位，则将其解释为“1”，并且输出线590将在该位置包含“1”。如果字95内的位等于或低于字96内的相应位，则将其解释为“0”，并且输出线590将在该位置包含“0”。本领域的普通技术人员将会认识到，图5的现有技术系统包括多路复用器的两级–地址解码器510和520以及位线多路复用器550和560。对位线进行预充电的能力直接受到参与读操作的多路复用器的级数的影响。图6A更详细示出了图5的设计。读出放大器600包括耦合到所选存储器单元640(其可以是阵列530中的单元)的第一电路，以及耦合到虚拟单元650(其可以是阵列540中的单元)的第二电路。第一电路包括地址MUX层级630的部分(其为地址解码器510的一部分)，而第二电路包括地址MUX层级630的部分(其为地址解码器520的一部分)。第一电路还包括位线MUX层级620的部分(其为位线多路复用器550的一部分)，而第二电路包括虚拟位线MUX层级620的部分(其为位线多路复用器560的一部分)。第一电路还包括PMOS晶体管601、602和607，而第二电路还包括PMOS晶体管608、609和614。节点IOR和DUMIOR耦合到比较器615的输入。比较器615的输出耦合到反相器616。反相器616的输出耦合到缓冲器617，该缓冲器输出信号DOUT，该信号指示存储在所选单元640中的值。在该现有技术设计中，PMOS晶体管601和608不对称。图6B示出了读出放大器600本文档来自技高网...

【技术保护点】
1.一种用于读取闪存单元的第一阵列中的所选闪存单元的读出电路，包括：/n耦合到所述第一阵列中的第一位线的第一电路；/n耦合到闪存单元的第二阵列中的第二位线的第二电路；以及/n比较器，所述比较器包括耦合到所述第一电路中的第一节点的第一输入，以及耦合到所述第二电路中的第二节点的第二输入，所述比较器的输出指示存储在所述所选闪存单元中的值；/n其中所述第一电路包括用于在预充电周期期间将所述第一位线拉至接地并将所述第一节点预充电到预定电压的电路，而所述第二电路包括用于在所述预充电周期期间将所述第二位线拉至接地并将所述第二节点预充电到所述预定电压的电路。/n

【技术特征摘要】
1.一种用于读取闪存单元的第一阵列中的所选闪存单元的读出电路，包括：
耦合到所述第一阵列中的第一位线的第一电路；
耦合到闪存单元的第二阵列中的第二位线的第二电路；以及
比较器，所述比较器包括耦合到所述第一电路中的第一节点的第一输入，以及耦合到所述第二电路中的第二节点的第二输入，所述比较器的输出指示存储在所述所选闪存单元中的值；
其中所述第一电路包括用于在预充电周期期间将所述第一位线拉...

【专利技术属性】
技术研发人员：盛斌，S周，T王，R钱，L郭，D白，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国;US