具有非易失性存储器的集成电路以及用于从所述存储器中取数据的方法技术

根据本发明专利技术的集成电路包括处理器（６０３），非易失性存储器（６０２）以及接口（６０５），其中所述接口（６０５）包含第一高速缓冲存储器（６０１．１）和第二高速缓冲存储器（６０１．２）并且将处理器（６０３）连接到非易失性存储器（６０２）。接口（６０５）从非易失性存储器（６０２）获得数据，并且在中间将它们存储在所述第一或第二高速缓冲存储器（６０１．１，６０１．２）中，以及取决于被请求数据的存储位置，从所述第一高速缓冲存储器（６０１．１）或从第二高速缓冲存储器（６０１．２）提供数据给处理器（６０３）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种集成电路和一种用于从嵌入在集成电路中的非易失性存储器中取数据的方法。这种集成电路广泛地用于便携式设备中，例如无线模块、蓝牙设备、移动电话、数字无绳设备或个人数字助理(PDA)。在市场上，尺寸和功耗是决定性因素，因此小面积因素变为首要的要求。因此，就降低的部件数量、低管脚输出数量、可布线性和降低的系统成本而言，将非易失性存储器集成在基带系统的存储控制器(MCU)的管芯上似乎是最好的选择。另一方面，其他几个方面有助于改善基带片上系统(SOC)的性能/价格比。尽管或多或少取决于结构特点，但是最有效的特征之一是适当选择的存储层次。通过具有不同的访问能力、不同的成本和尺寸的层次来分配存储器资源将导致系统性能的整体改善。附图说明图1示出的是一种典型的所谓哈佛结构(HarvardArchitecture)。桥101通过32位总线104连接于高级系统总线(ASB)模块105、存储器管理单元(MMU)106、RAM 107和快闪存储器102。高级RISC机(ARM)103连接于MMU 106。桥101通过16位总线108连接于高级外围总线(APB)模块109。例如，这些可以是通用串行总线(USB)模块。很明显，就面积而言主要的成本在于存储层次。因此，严格根据所需的性能而明智地选择存储器的大小和类型是设计成功的基础。对于需要用于哈佛结构中微控制器的某软件层的应用，只读存储器(ROM)一般用于指令存储器(IMEM)，而对于数据存储器而言，易失性存储器，例如DRAM或SRAM是最佳的选择。这样做的优点在于有机会将管芯上的引导码存储空间也作为指令存储器使用，由此节省了空间并提高了系统的稳定性和安全性。该优点在于利用基线处理而集成的嵌入式ROM不需要专门的技术选择。令人遗憾的是，这种解决方法需要稳定的软件，从而只适合于最终生产的情形。另一方面，多数应用需要数个软件改进，这使得IMEM的ROM解决方法不适宜。因此，就尺寸和性能而言，将嵌入式快闪存储器用作IMEM可以说是最佳的解决方案。在现有技术中，Cáceres等人的美国专利5802554描述了一种方法和系统，通过在其中传送数据块的同时提供对快闪存储器提供细微粒直接存取来减少存储器存取等待时间。存储器管理单元控制具有来自于存储层次的第一级或第二级的数据的高速缓存的内容。然而，这种解决方案不能将快闪存储器作为IMEM使用。本专利技术的第一个目的是提供一种集成电路和一种用于从嵌入集成电路的非易失性存储器中取出数据的方法，利用该集成电路和方法能够减少未命中率，尤其在那些未命中是可预测的情况中。例如，这种情况是，当代码是规则时，其意味着该代码不包括太多的分支或不会跳转到远程地址，但受限的是指令存储器的吞吐量。本专利技术的另一目的是获得一个快速访问时间并且同时减少硅面积。该问题通过具有根据权利要求1的特征的一种集成电路以及通过从具有根据权利要求9的特征的集成电路所嵌入的非易失性存储器中取出数据的方法来解决。本专利技术的优点在于非易失性存储器能够用作指令存储器并且适合于ARM或基于微处理器的子系统。根据本专利技术的集成电路包括处理器，非易失性存储器以及接口，其中所述接口包括一个第一高速缓冲存储器和一个第二高速缓冲存储器并且将所述处理器连接到所述非易失性存储器。接口从非易失性存储器中获得相应于一个被确定地址的数据并且在中间将它们存储在第一或第二高速缓冲存储器中。取决于被请求数据所存储的位置，接口也从第一高速缓冲存储器或从第二高速缓冲存储器中提供数据给所述处理器并且自动地从所述非易失性存储器(602)中取出相应于下一被确定地址的数据。一种从根据本专利技术的集成电路所嵌入的非易失性存储器中取出数据的方法，包括以下步骤-根据第一和第二标记地址而在两个高速缓冲存储器中缓冲来自于非易失性存储器的一部分数据。-如果(通过一个请求装置)从所述非易失性存储器中请求数据，那么相应于所述数据的地址将与所述两个标记地址进行比较。-如果数据地址等于所述两个标记地址之一，那么所述高速缓冲存储器中的地址被发送到所述请求装置并且更新所述另一高速缓冲存储器中的数据。-否则同时更新两个高速缓冲存储器并且所请求的数据被发送到所述请求装置。标示在相关权利要求中的特性和特征而引起本专利技术进一步的有利发展。有利地，由于容易的实现方式，接口(605)包含一个发送下一被确定地址的地址预测器(610，611)，所述下一被确定地址是随后的地址。在本专利技术的第一实施例中，非易失性存储器是闪存。在本专利技术的第二实施例中，接口包括一个地址比较器，该地址比较器从处理器中得到地址并且将该地址与相应于存储在第一和第二高速缓冲存储器中的数据的两个地址相比较。有利地，所述地址比较器是固定地址比较器，当来自于处理器的地址与相应于第一高速缓冲存储器所存储数据的地址相等时，该地址比较器发送第一输出信号，并且当来自于处理器的地址与相应于第二高速缓冲存储器所存储数据的地址相等时，该地址比较器发送第二输出信号。如果相应于第一和第二高速缓冲存储器中所存储数据的两个地址是第一和第二标记，那么能够以简单的方式来实现地址之间的比较。当数据没有在高速缓冲存储器中缓冲时，接口直接从非易失性存储器发送数据到处理器也是可能的。这样避免了在高速缓冲存储器中进行所有中间存储。有利地，第一和第二高速缓冲存储器中每一高速缓冲存储器的数据字宽和非易失性存储器中的数据字宽相同。本专利技术又一优点是非易失性存储器能够作为指令存储器而被使用。在根据本专利技术的方法实例中，通过对非易失性存储器的预读来实现数据更新。在根据本专利技术的方法的另一实例中，利用相应于随后地址的数据来更新所述高速缓冲存储器。随后，利用11个附图来进一步解释本专利技术。图1示出了根据现有技术具有嵌入式闪存的基于高级RISC机的子系统；图2示出了系统总线和闪存之间的线高速缓冲存储器，具有闪存字宽大于总线宽度；图3示出了根据本专利技术的体系结构的框图；图4a示出了在读存储器过程中，通过根据本专利技术的体系结构所执行的操作的第一部分流程图表示；图4b示出了在读存储器过程中，通过根据本专利技术的体系结构所执行的操作的第二部分流程图表示；图5示出了读操作中所包括的主信号的时序图，用于以根据本专利技术的体系结构来取6个指令而没有跳转；图6示出了读操作中所包括的主信号的时序图，用于以根据本专利技术的体系结构来取5个指令而具有一次跳转到邻近字；图7示出了读操作中所包括的主信号的时序图，用于以根据本专利技术的体系结构来取5个指令而具有一次跳转到未命中指令；从技术角度来说，例如由于功耗、漏耗或合格性的原因，以及从结构角度来说，例如由于对系统进行编程操作的可测性或接口的原因，在集成有微处理器的相同管芯上集成快闪存储器引发了几个问题。此外，如果快闪存储器将被用作处理器的直接IMEM，则难于获得良好的性能激发。事实上，快闪存储器读存取的绝对速度慢于ROM或RAM的读存取速度。这意味着在本应用的关键数据通路中使用快闪存储器将成为整个系统的瓶颈。如上所述，为了实现所需的处理器性能，嵌入式快闪存储器存取时间必须跟上微处理器时钟速率的步调。如图2所示，解决这个问题的方案是介于快闪存储器202和处理器203之间的存储层次中的另一易失性存储器层。所谓的具有控制器的线高速缓存(line cache本文档来自技高网...

【技术保护点】
一种集成电路，具有处理器（６０３），非易失性存储器（６０２），以及将所述处理器（６０３）连接到所述非易失性存储器（６０２）的接口（６０５），其中所述接口（６０５）包括第一高速缓冲存储器（６０１．１）和第二高速缓冲存储器（６０１．２），所述第一和／或所述第二高速缓冲存储器（６０１．１，６０１．２）配备用于存储相应于被确定的非易失性存储器（６０２）地址的数据，所述接口（６０５）可选择性地将数据从所述第一高速缓冲存储器（６０１．１）或从所述第二高速缓冲存储器（６０１．２）中提供给所述处理器（６０３），并且从所述非易失性存储器（６０２）中取出相应于下一被确定地址的数据。

【技术特征摘要】
【国外来华专利技术】EP 2002-4-30 02009726.71.一种集成电路，具有处理器(603)，非易失性存储器(602)，以及将所述处理器(603)连接到所述非易失性存储器(602)的接口(605)，其中所述接口(605)包括第一高速缓冲存储器(601.1)和第二高速缓冲存储器(601.2)，所述第一和/或所述第二高速缓冲存储器(601.1，601.2)配备用于存储相应于被确定的非易失性存储器(602)地址的数据，所述接口(605)可选择性地将数据从所述第一高速缓冲存储器(601.1)或从所述第二高速缓冲存储器(601.2)中提供给所述处理器(603)，并且从所述非易失性存储器(602)中取出相应于下一被确定地址的数据。2.根据权利要求1的集成电路，其中接口(605)包括发送下一被确定地址的地址预测器(610，611)，所述下一被确定地址是后续地址。3.根据权利要求1或2的集成电路，其中非易失性存储器(602)是快闪存储器。4.根据权利要求1、2或3的集成电路，其中接口(605)包括地址比较器(606)，该比较器从处理器(603)得到地址，并且将其与和第一和第二高速缓冲存储器(601.1，601.2)中所存储数据相应的两个地址相比较。5.根据权利要求4的集成电路，其中地址比较器(606)是永久性地址比较器，当来自于处理器(603)的地址与相应于第一高速缓冲存储器(601.1)所存储数据的地址相等时，该地址比较器发送第一输出信号(Hit A)，并且当来自于处理器(603)的地址与相应于第二高速缓冲存储器(601.2)所存储数据的地址相等时，该地址比较器发送第二输出信号(Hit B)。6.根据权利要求4或5的...

【专利技术属性】
技术研发人员：G范斯蒂恩维克，F坎帕纳勒，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]