嵌套设计方法技术

本发明专利技术公开了一种用于芯片封装系统的结构，其包括主衬底（２Ａ）和至少一个主衬底（２Ａ）的子衬底（２Ｂ）。子衬底（２Ａ）包括主衬底（２Ａ）的一部分，其具有与主衬底（２Ａ）的所述部分相同的管脚引出线图案。子衬底（２Ｂ）具有与主衬底（２Ａ）的所述部分相同的内部网表。子衬底（２Ｂ）适合于容纳比主衬底（２Ａ）要小的芯片。主衬底（２Ａ）是所述系统中的最大衬底。本发明专利技术还制备了芯片封装系统。本发明专利技术选取主衬底（２Ａ），然后选取该主衬底（２Ａ）的子衬底（２Ｂ）。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及芯片封装设计，更具体而言，本专利技术涉及为芯片族预分配接触焊盘阵列图案和相关网表的改善的设计。
技术介绍
半导体芯片通常装入在附着到印刷电路板上的封装内。封装保护芯片免受环境破坏并形成到印刷电路板的电源连接和信号连接。芯片通常执行不同的功能，其中一些芯片没有另一些芯片复杂。因此，芯片常常具有不同的尺寸(有时与其复杂度相关)。设计者所遇到的一个问题是必须为每个新设计的芯片独立地设计每个芯片封装(衬底)。对于即使是在相同族(相同族对应于相同的技术节点和器件类型，有时扩展到相同的拓扑和/或I/O结构和管脚引出线(pinout))中的芯片也是这样。通过利用在芯片封装上预分配管脚引出线图案，以下描述的本专利技术克服了这样的问题。
技术实现思路
考虑到常规芯片封装的上述和其他问题、不利和缺陷以及相关的设计方法限制，而设计了本专利技术，并且本专利技术的一个目的是提供一种用于改进芯片封装和设计方法的结构以及方法。根据本专利技术的一个方面，提供了芯片封装菜单，所述芯片封装具有主衬底和至少一个主衬底的子衬底。所述子衬底是所述主衬底的一部分并且具有与所述主衬底的该部分相同的管脚引出线图案。所述子衬底具有与所述主衬底的该部分相同的内部网表。所述子衬底适合于容纳比所述主衬底要小的芯片。所述主衬底是所述菜单中最大的衬底。本专利技术还制备了芯片封装菜单。本专利技术选取主衬底，然后选取所述主衬底的子衬底。主设计代表了最大可能的逻辑网表以及对于指定管芯和封装组合可能最大的物理布线。此外，除了允许程序性(例如，按照需要，从最外侧I/O系列地向板内进行)删除，不会以任何方式改变或修订逻辑网表。因此，导出的从属网表/封装是父主网表/封装的精确相同的子集。因此，如上所述，当来自相同族的不同尺寸的芯片被放置在多个衬底尺寸上时，本专利技术首先设计具有最大体尺寸的衬底。对于较小体尺寸的设计那么是初始设计的子集。在每个衬底尺寸之间，对于每个物理位置的底表面焊盘分配是共用的，从而能够实现设计结构的共享，以产生与本专利技术相关的成本和时间的节省。传统上，从划线(scratch)已经完成每个衬底设计，这利用了多得多的设计资源并且需要很长的周期时间以产生每个设计或网表。对于本专利技术，只是通过运行程序以获得子网表，使子网表可以被快得多地传递给客户，并且能够快速获得较小的设计，缩短了设计周期时间。附图说明通过参考附图的对本专利技术优选实施例的以下详细描述，上述和其他目的、方面和优点将更加容易理解，附图中图1是不同的球栅阵列图案的示意图，其表示了较小的芯片封装阵列图案怎样成为主阵列图案的子集的；图2A和2B是使用主网表的芯片封装的BSM分配和使用主网表的子网表的芯片封装的BSM分配的示意图；图3A和3B是在主网表和该主网表的子网表的TSM上的管芯底层的示意图；图4A和4B是用于使用主网表和该主网表的子网表的芯片封装的V2电源级连接的第一内部层布线的示意图；图5A和5B是用于使用主网表和该主网表的子网表的芯片封装的接地连接的第一内部层布线的示意图；图6A和6B是用于使用主网表和该主网表的子网表的芯片封装的V1电源级连接的第一内部层布线的示意图；图7A和7B是在芯片封装内部的中间级的用于使用主网表和该主网表的子网表的芯片封装的信号连接的第一内部层布线的示意图；图8A和8B是用于使用主网表和该主网表的子网表的芯片封装的接地连接的第二内部层布线的示意图； 图9A和9B是用于使用主网表和该主网表的子网表的芯片封装的信号连接的第二内部层布线的示意图；图10A和10B是用于使用主网表和该主网表的子网表的芯片封装的V1电源级连接的第二内部层布线的示意图；图11A和11B是用于使用主网表和该主网表的子网表的芯片封装的信号连接的第三内部层布线的示意图；图12A和12B是用于使用主网表和该主网表的子网表的芯片封装的接地连接的第三内部层布线的示意图；图13A和13B是用于使用主网表和该主网表的子网表的芯片封装的V2电源级连接的第二内部层布线的示意图；以及图14A和14B是用于使用主网表和该主网表的子网表的芯片封装的BSM阵列图案的示意图。具体实施例方式如上所述，本专利技术减少了设计时间和所需的工作量以使得新产品可被更早地投放到市场，并降低了制造这些产品的成本。总体来说，本专利技术设计了封装的布线连接从而允许该封装与多种半导体芯片一起使用。本专利技术产生了最大衬底(芯片封装)的主(或超级衬底)设计，其将被包括在衬底菜单中。小于主衬底的衬底是主设计的子集。由此，本专利技术代表了改进的设计方法，其中对于其所有的设计子集均支持超级衬底的设计再利用，本专利技术还代表了改进的封装，其中根据共用网表层次(I/O和功能)考虑，通过网络(net)的简单程序性删除，可以从超级衬底提取用于不同尺寸的多个管芯(芯片)的多个新封装。因此，一旦完成了主设计，就可通过从较大的主衬底程序性删除网表来产生子衬底。对于本专利技术，为衬底的菜单预先确定从衬底顶部(倒装芯片凸点处)到衬底底部(底表面冶金(BSM)焊盘处)的管脚引出线。因此，对于本专利技术，在给定的菜单内为所有衬底(封装)预分配BSM焊盘的图案，而无需为每个不同芯片定制衬底。这由于改进的设计再利用方法而变得可能，其中超级衬底网表是下级(较小、从属)网表的逻辑超级集合，并且I/O(TSM和BSM平面)的物理拓扑支持对于从属封装不需要的网络的逻辑删除。不需要的网络的这种逻辑或程序性删除基于通过封装的所述网络的3-D扇出，使得在TSM平面的最外侧I/O保留了在BSM平面的最外侧行(因此，所述网络在物理上不相交)。这种过程支持了在从属芯片的导出的封装中网络的程序性删除，因为从管芯的最外围对应于芯片I/O的网络被首先删除，并且按照需要，删除继续向板内进行至更多的内部I/O。例如，如图1所示，其示出了主衬底的BSM设计。在这一实例中，主衬底具有42.5×42.5mm的尺寸。此外，图1示出了多个主衬底的子集(以不同的比例表示)，这一直到25×25mm的最小衬底。如图1所示，为了产生主衬底的子集，仅需去除主衬底的选定部分。保留的BSM焊盘无需被重新设计，形成在BSM焊盘上方的电连接也无需被重新设计。所述衬底可以包括陶瓷、有机物、塑料、半导体等。图2A和2B表示了在芯片封装(衬底)内部的布线网表。图2A中的网表是主衬底，而图2B中所示的网表是图2A中所示的主衬底的子集。通过比较图2A和2B可以看出，除了图2A中主设计的外部(外围部分)在图2B的子设计中已被删除外，其设计是相同的。图2A中所示的衬底基本上较大并且对于比图2B所示的衬底基本上更大的芯片是有用的。通过对图2A中最外侧不需要的网络的简单程序性删除，可以在几小时内设计出图2B的封装。否则，图2B所示封装的新设计将需要约两个星期。因此，本专利技术提供了源于设计再利用的设计方法的改进，这基于本专利技术的两个特征1)应用主或超级衬底(例如，对于芯片和封装组合的最大可支持网表)方法的逻辑超级网表；2)利用不交叉的物理网络的物理超级拓扑，首先从最外侧的管芯I/O删除不需要的网络并按照需要向内进行。图3A-14B代表了在两个不同衬底(芯片封装)内部的不同层。更具体而言，“A”图代表主衬底而“B”图代表在相同菜单内的主衬底的子集。图3A-3B和14A-14B分别代表了衬底的顶部和底本文档来自技高网...

【技术保护点】
一种芯片封装的分级系统，包括：主衬底；以及至少一个所述主衬底的子衬底。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：S哈萨兰巴蒂亚，S玛丽科尔，S迈克尔克兰默，L贾森弗兰克尔，埃里克克兰，A肯尼思帕佩，R保罗沃林，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]