本发明专利技术涉及一种主机板，包含一中央处理单元、一芯片组以及一时序比例控制信号产生模块。芯片组，其至少设有一锁相回路、一中央处理单元总线回路、及一内存模块总线回路，其中该锁相回路分别与该中央处理单元总线回路及该内存模块总线回路电连接，且该中央处理单元总线回路与该中央处理单元电连接；时序比例控制信号产生模块，分别电连接于该中央处理单元与该芯片组，其产生一时序比例控制信号，该时序比例控制信号输入至该芯片组的锁相回路中，该锁相回路依据该时序比例控制信号重新设定该中央处理单元总线回路的信息传输频率与该内存模块总线回路的信息传输频率的传输频率比。
【技术实现步骤摘要】
本专利技术涉及一种，特别是一种不受限于芯片组的固定传输频率比例关系，而使内存模块能达到更高效能的信息传输频率的。
技术介绍
随着计算机技术的进步，更高时脉的内存亦相继被研发成功，目前市面上最被广泛使用的内存是所谓的DDR。DDR也就是双倍数据传输(double data rate)的缩写，这几年来一直是PC内存的主流标准，目前DDR的规格已达到400MHz，但另一种规格的内存DDR2即将取代目前的DDR。DDR2的规格将以533MHz起跳，并朝向667MHz的技术迈进，更高的时脉将可达到更高的数据传输效能，提高计算机的效能，同时DDR2也会更省电。根据Samsung的统计，533MHz时脉的DDR2的用电量不到400MHz DDR的65％。这也将节省笔记本电脑的耗电量。但是，目前市面上的主机板所采用的芯片组，皆有设定某些固定的规格比例，例如中央处理单元的规格为FSB-800则依由芯片组所设定的固定规格比例，其所对应到的内存规格最高为DDR2-533。请参照图1所示，现有的主机板包含有一中央处理单元11、一芯片组12、一内存模块13以及一时序产生模块14。其由时序产生模块14产生一时序信号CK0，分别输入中央处理单元11及芯片组12，中央处理单元11提供一比例信息至芯片组12，比例信息I0为芯片组12原始所设定的规格比例，举例说明，如规格比例为2∶3，则与其相对应的中央处理单元11及内存模块13的规格分别可为FSB-533(CPU-bus 133MHz)以及DDR2-400(Memory-bus 200MHz)，又，规格比例若为5∶6，则与其相对应的中央处理单元11及内存模块13的规格分别可为FSB-667(CPU-bus 166MHz)以及DDR2-400(Memory-bus 200MHz)。承上所述，因芯片组皆有设定某些固定的使用规格比例，使得更高时脉的内存模块的效能被限制住，无法达到内存模块本身所设定的数据传输效能。因此，如何使内存模块能达到更高效能的信息传输频率，并且不受限于芯片组所设定的固定规格比例的主机板，实乃当前主机板的重要课题之一。
技术实现思路
有鉴于上述课题，本专利技术的目的在于克服现有技术的不足与缺陷，提供一种不受限于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输频率的主机板。为达上述目的，本专利技术提供一种主机板，包含一中央处理单元、一芯片组以及一时序比例控制信号产生模块。芯片组，其至少设有一锁相回路、一中央处理单元总线回路、及一内存模块总线回路，其中锁相回路分别与中央处理单元总线回路及内存模块总线回路电连接，且中央处理单元总线回路与中央处理单元电连接；时序比例控制信号产生模块，分别电连接于中央处理单元与芯片组，其产生一时序比例控制信号，时序比例控制信号输入至芯片组的锁相回路中，锁相回路依据时序比例控制信号重新设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比。另外本专利技术亦提供一种主机板控制方法，其有一中央处理单元、一芯片组至少设有一锁相回路、一中央处理单元总线回路及一内存模块总线回路，包含一第一控制步骤、一时序比例信息检知步骤以及一第二控制步骤。第一控制步骤，由中央处理单元传送一原始比例信息至一时序比例控制信号产生模块，时序比例控制信号产生模块产生一时序比例控制信号至锁相回路，锁相回路依据时序比例控制信号设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比；时序比例信息检知步骤，检知一内存模块的规格，以产生一时序比例信息输入至时序比例控制信号产生模块；第二控制步骤，由时序比例控制信号产生模块依据时序比例信息产生另一时序比例控制信号至锁相回路，锁相回路依据另一时序比例控制信号重新设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比。承上所述，因依本专利技术的主机板，通过时序比例控制信号产生模块来改变中央处理单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比，因此可不受限于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输频率。附图说明图1为显示现有主机板的部分电路方块示意图；图2为显示依本专利技术较佳实施例的主机板的部分电路方块示意图；图3为显示依本专利技术较佳实施例的主机板控制方法的流程图。图中符号说明11 中央处理单元12 芯片组13 内存模块14 时序产生模块I0比例信息21 中央处理单元22 时序比例控制信号产生模块23 芯片组231 锁相回路 232 中央处理单元总线回路233 内存模块总线回路24 时序产生模块25 内存模块26 基本输出/输入系统模块I0原始比例信息I1时序比例信息S1时序比例控制信号CK0时序信号41～44主机板控制方法的流程具体实施方式以下将参照相关附图，说明依本专利技术较佳实施例的主机板，其中相同的组件将以相同的参照符号加以说明。请参照图2所示，本专利技术较佳实施例的主机板，包含一中央处理单元21、一时序比例控制信号产生模块22、一芯片组23、一时序产生模块24、至少一内存模块25以及一基本输出/输入系统模块26。本实施例中，芯片组23为北桥芯片组，其至少设有一锁相回路231、一中央处理单元总线回路232、及一内存模块总线回路233，其中锁相回路231分别与中央处理单元总线回路232及内存模块总线回路233电连接，且中央处理单元总线回路232与中央处理单元21电连接。时序比例控制信号产生模块22，分别电连接于中央处理单元21与芯片组23，其产生一时序比例控制信号CK0，时序比例控制信号CK0输入至芯片组23的锁相回路231中，锁相回路231依据时序比例控制信号CK0重新设定中央处理单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频率的传输频率比。时序产生模块24，其分别与中央处理单元21及芯片组23电连接，并产生一时序信号CK0而分别输入至中央处理单元21及芯片组23中，在本实施例中，时序信号CK0的频率等于中央处理单元总线回路232的信息传输频率，另外，在本实施例中，内存模块总线回路233的信息传输频率等于中央处理单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频率的比值乘以时序信号CK0的频率。内存模块25，其与芯片组23的内存模块总线回路233电连接。基本输出/输入系统模块26与时序比例控制信号产生模块22电连接，基本输出/输入系统模块26输出一时序比例信息I1至时序比例控制信号产生模块22，时序比例控制信号产生模块22依据时序比例信息I1产生时序比例控制信号S1。在本实施例中，时序比例控制信号产生模块22中更包含有一比例对照表及至少一缓存器，在基本输出/输入系统模块26输出一时序比例信息I1至时序比例控制信号产生模块22时，将时序比例信息I1由比例对照表选取所对应的时序比例控制信号S1储存于缓存器。为使本专利技术的内容更容易理解，以下将举一实例，以说明依本专利技术较佳实施例的主机板控制方法的流程。请参照图4并结合图2所示，依本专利技术较佳实施例的主机板控制方法，其中主机板包含有一中央处理单元、21一时序比例控制信号产生模块22、及一芯片组23，芯片组2本文档来自技高网...
【技术保护点】
一种主机板，其特征在于，包含：一中央处理单元；一芯片组，其至少设有一锁相回路、一中央处理单元总线回路、及一内存模块总线回路，其中该锁相回路分别与该中央处理单元总线回路及该内存模块总线回路电连接，且该中央处理单元总线回路与该中 央处理单元电连接；以及一时序比例控制信号产生模块，分别电连接于该中央处理单元与该芯片组，其产生一时序比例控制信号，该时序比例控制信号输入至该芯片组的锁相回路中，该锁相回路依据该时序比例控制信号重新设定该中央处理单元总线回路的信息传输 频率与该内存模块总线回路的信息传输频率的传输频率比。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈约志，
申请(专利权)人：华硕电脑股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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