处理器制造技术

处理器通过切换多个算术逻辑单元模块之间的连接结构来执行预定的运算处理。算术逻辑单元模块中的每一个都包括多个算术逻辑单元。所述算术逻辑单元模块包括第一算术逻辑单元模块和第二算术逻辑单元模块，所述第一算术逻辑单元模块包括多个执行各种运算处理的算术逻辑单元，并且所述第二算术逻辑单元模块包括多个算术逻辑单元，这些算术逻辑单元所能执行的运算处理与第一算术逻辑单元模块相比是有限的。

【技术实现步骤摘要】

本专利技术涉及重配置型处理器，所述重配置型处理器对算术逻辑单元(ALU)模块执行重配置控制。
技术介绍
传统上，专注于用于提高计算机的效率和速度的硬件的技术是可重配置技术。可重配置技术允许硬件的一部分被重新配置，以灵活地支持应用(软件程序)。使用现场可编程门阵列(FPGA)的这种硬件重配置技术已被公开(例如，参见日本早期公开的国家阶段PCT公布No.7-503804)。而且己公开如下的技术，在该技术中，对应用的性能进行测量，并且根据测量结果对模块进行动态的重配置(例如，参见日本早期公开专利公布No.2002-163150)。此外，还公开了如下的方法，在该方法中，预先产生可重配置部分的设置信号(配置信息)，并且利用在其中存储了被提供的配置信息的多个只读存储器(ROM)，可以根据为了对模块进行重配置而被执行的处理来读取配置信息(例如，参见日本早期公开专利公布No.5-108347)。当将这样的可重配置技术应用于包括了配置信息的集群结构的硬件体系结构时，不得不将可重配置类型的算术逻辑单元(ALU)(执行诸如四则运算和逻辑运算之类算术处理的单元)模块装配在集群中。在这种情况下，配置信息也被放置在相同的集群中，并且根据ALU的处理结果而被顺序读取。集群由可重配置ALU模块形式的ALU块、网络、存储器、计数器等等以及序列发生器(SQE)所构成，其中所述序列发生器用于控制这些ALU模块、网络、存储器和计数器的配置定义。但是，为了执行各种应用，则不得不装配可重配置类型的高度灵活的ALU模块。考虑到所装配的电路，由于高度灵活的ALU而增大了电路面积并且降低了资源利用率。这样的ALU模块是具有多种装配功能的多功能ALU，就是说，该多功能ALU例如是由算术门和用于对这些算术门的结果进行累积求和运算的累积求和运算电路等等所构成，所述算术门例如是用于进行与、或、加法和减法、绝对值运算、归一化处理、乘法和为零判断的算术门。而且，为了提高整个集群的处理性能，则期望序列发生器的内部结构能够以一种简单化方式快速地对ALU块进行重配置。就是说，如何使负责控制重配置所需的配置信息的序列发生器的处理更有效，会影响到集群的处理性能。
技术实现思路
本专利技术的目的在于，至少解决传统技术中的上述问题。根据本专利技术一个方面的处理器通过切换多个算术逻辑单元模块之间的连接结构来执行预定的运算处理。算术逻辑单元模块中的每一个都包括多个算术逻辑单元。算术逻辑单元模块包括第一算术逻辑单元模块和第二算术逻辑单元模块，所述第一算术逻辑单元模块包括多个执行各种运算处理的算术逻辑单元，并且所述第二算术逻辑单元模块包括多个算术逻辑单元，这些算术逻辑单元所能执行的运算处理与第一算术逻辑单元模块相比是有限的。根据本专利技术另一方面的处理器通过在序列发生器的控制下，切换多个算术逻辑单元模块之间的连接结构来执行预定的算术处理。所述算术逻辑单元模块中的每一个都具有多个算术逻辑单元。所述序列发生器在对算术逻辑单元模块中提供的存储器进行写入的时机处，对所述连接结构进行重配置。在下面结合附图的详细描述中具体提出了本专利技术的其他目的、特征和优点，并且这些目的、特征和优点也将从以下描述中变得更加显而易见。附图说明图1是根据本专利技术第一实施例的处理器的集群结构的框图；图2是高性能ALU模块的内部结构的电路图；图3是ALU_A的内部结构的框图；图4是简化的ALU模块的内部结构的电路图；图5是比较器的内部结构的电路图；图6A是根据本专利技术第二实施例的序列发生器单元的结构的框图；图6B是配置信息的细节的图；图7是配置控制器的内部结构的框图；以及图8是在判断寄存器中所设置的判断细节的表。具体实施例方式下面将参考附图来详细描述根据本专利技术的处理器的示例性实施例。一个集群由两个单元构成，即ALU块和序列发生器单元。图1描绘了根据本专利技术第一实施例的处理器的集群结构的框图。集群100包括执行实际处理的ALU块101和提供用于重配置的配置信息的序列发生器单元102。在图1中，只描绘了一个集群100。但是实际上，多个集群100经由中央处理单元(CPU)总线120而彼此连接，以用于分布式处理(并发处理)等等。ALU块101包括由各种算术元件所构成的多个ALU模块103、读取将被处理的数据并且存储被处理的数据的多个存储器104、产生存储器104中每个存储器的地址的多个计数器105、比较两个输入信号(条件判断)的单个比较器106、连接到精简指令集计算(RISC)总线121的总线桥107和网络108。计数器105可以根据ALU模块103的算术结果而产生到存储器104中的任意一个存储器的地址。比较器106将判断结果(比较结果)输出到序列发生器单元102。每个存储器将写入确认(Write Ack)输出到序列发生器单元102。向网络108提供多个信号(输入A到n)，并且将来自ALU模块103的算术结果和其他作为多个信号(输出A到n)输出。该网络108包括ALU模块103中的每个、比较器106、寄存器109和选择器110，其中寄存器109分别被提供作为到存储器104的信号输入单元。然后，基于根据算术细节等等而从序列发生器单元102中输出的配置信息，可以对ALU模块103、存储器104和比较器106的组合(选择)之间的连接方式进行重配置。可以由提供到网络108的选择器110来执行这种连接方式的改变。在ALU块101中所提供的ALU模块103包括高性能ALU模块和简化ALU模块。例如，在被用作ALU模块的输入数据的17位总线中，16位是数据位，而剩余的一位用于指示有效性或无效性(在下文中被称为“令牌位”)。这里，具有该17位总线的网络108切换ALU模块103、比较器106和存储器104之间的连接。图2是高性能ALU模块的内部结构的电路图。在ALU模块200中已经并入了三种类型的ALU(即ALU_A 201、ALU_C 202和ALU_D203)、选择器(SEL)204和用于对算术结果进行累积的ACC寄存器205。ALU_A 201是并入了多个功能的多功能ALU。如图所示，在高性能ALU模块200中，将四个系统的数据(输入00、输入01、输入10和输入11)提供到在输入级所提供的两个ALU_A 201，并且由在输出级所提供的选择器206来产生两个系统的输出(输出0和输出1)。包括了ALU_C 202和ALU_D 203的与-或算术电路210是用于对ALU_A 201处的算术结果和其他进行累积求和的电路，并且该电路可应用于通常在诸如傅立叶转换之类的媒体相关处理中所使用的与-或运算。图3是ALU_A的内部结构的框图。ALU_A 201包括算术门301到307以及配置译码器308，该配置译码器308基于输入的配置信息(配置数据)而将算术细节设置到算术门。每个算术门包括对两条输入数据(输入A、输入B)执行与运算的AND门301、执行或运算的OR门302、在配置译码器308的控制下执行加法或减法的ADD/SUB门303、执行绝对值运算的ABS门304、执行归一化处理的主要编码器305、执行乘法的MUL门306和执行为零判断的Zero门307。选择器309在配置译码器308的控制下，从这些算术门301到306的输出中选择任意一个。当只将两条数据(本文档来自技高网...

【技术保护点】
一种处理器，该处理器通过切换多个算术逻辑单元模块之间的连接结构来执行预定的运算处理，所述算术逻辑单元模块中的每一个都具有多个算术逻辑单元，其中所述算术逻辑单元模块包括第一算术逻辑单元模块，该第一算术逻辑单元模块包括多个执行各种运算处 理的算术逻辑单元；以及第二算术逻辑单元模块，该第二算术逻辑单元模块包括多个算术逻辑单元，这些算术逻辑单元所能执行的运算处理与所述第一算术逻辑单元模块相比是有限的。

【技术特征摘要】
JP 2004-6-30 193578/20041.一种处理器，该处理器通过切换多个算术逻辑单元模块之间的连接结构来执行预定的运算处理，所述算术逻辑单元模块中的每一个都具有多个算术逻辑单元，其中所述算术逻辑单元模块包括第一算术逻辑单元模块，该第一算术逻辑单元模块包括多个执行各种运算处理的算术逻辑单元；以及第二算术逻辑单元模块，该第二算术逻辑单元模块包括多个算术逻辑单元，这些算术逻辑单元所能执行的运算处理与所述第一算术逻辑单元模块相比是有限的。2.如权利要求1所述的处理器，还包括第三算术逻辑单元模块，该第三算术逻辑单元模块包括对输入信号进行比较，并且输出比较结果的比较器。3.如权利要求2所述的处理器，还包括序列发生器，该序列发生器在所述算术逻辑单元模块之间切换所述连接结构，并且设置新的连接结构，其中所述序列发生器在来自所述比较器的比较结果的输出的时机，设置所述新的连接结构。4.如权利要求1所述的处理器，其中所述算术逻辑单元基于多个输入信号和第一令牌位的输入而产生新的第二令牌位，所述第一令牌位指示出对所述输入信号的运算处理的结果的有效性或者无效性，所述第二令牌位指示出运算处理之后的信号，以及运算处理的结果的有效性或者无效性。5.如权利要求3所述的处理器，其中所述序列发生器将用于设置所述运算处理的细节的配置信息输出到所述算术逻辑单元。6.如权利要求1所述的处理器，其中所述第一算术逻辑单元模块至少包括多个执行累积求和运算处理的算术逻辑单元。7.如权利要求6所述的处理器，其中所述算术逻辑单元包括多个运算门电路，所述多个运算门电路分别执行逻辑乘法、逻辑加法、加法、减法、绝对值运算、归一化处理、乘法和为零判断；以及选择器电路，该选择器电路选择所述运算门电路中任意一个的输出。8.如权利要求7所述的处理器，其中所述第二算术逻辑单元模块的运算门电路不具有累积求和运算处理和乘法的功能。9.一种处理器，该处理器通过在序列发生器的控制下，切换多个算术逻辑单元模块之间的连接结构来执行预定的算术处理，所述算术逻辑单元模块中的每一个都具有多个算术逻辑单元，其中所述序列发生器在对所述算术逻辑单元模块中提供的存储器进行写入的时机，对所述连接结构进行重配置。10.如权...

【专利技术属性】
技术研发人员：瓜生士郎，若吉光春，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]