一种直接频率合成变频器制造技术

本发明专利技术公开了一种直接频率合成变频器，用于解决如何通过一个可编程分频器单独控制就能得到最优的相位噪声的问题，包括混频分频电路和控制电路；所述混频分频电路包括分频器电路和混频器电路；本发明专利技术利用可编程FPGA，通过SPI端口控制AD9516内部寄存器，配置AD9516内部通道分频器数值，实现多种分频功能，FPGA具备可编程功能，与雷达其它模块协同工作，可实现终端程序控制的频率捷变，采用外部时钟1.2GHz作为分配的输入时钟源，不需要内部VCO工作。AD9516提供LVPECL、LVDS、CMOS三种电平选择，由不同的频率字实现安全关断与数值变化控制。

【技术实现步骤摘要】
一种直接频率合成变频器
本专利技术涉及电路设计领域，具体为一种直接频率合成变频器。
技术介绍
在雷达应用领域，雷达系统已由传统的常规雷达：主要以观测目标方位和强度；逐步替代为具有能够进行精准测算目标速度，航迹和进行多通道数据处理并能规避干扰等全相参体制的雷达系统，为了实现这些功能，必须依赖一套性能优越的雷达时钟系统(频率源)，此系统能提供各个分系统所需的基准时钟，例如雷达探测时所发射的电磁波需有很高的频谱稳定性(相位抖动和相位噪声)，其基准时钟的频谱稳定性用于复杂的探测和抗干扰的场合，需要利用多脉冲捷变频和多频点跳频，在此过程中，雷达时钟系统能够提供所有分系统的参考源，保证频谱稳定性的同时实现稳定可靠。为了提供各路时钟，可以有多种方式，如DDS，锁相环等，在对频谱稳定性要求较高的场合，我们可以用相位噪声来衡量频率参考源的指标，如利用PLL来实现变频，对于环路带宽内的相位噪声F(all)，有公式：F(all)＝F(1)+10logf(ref)+2010logNF(1)为鉴相器的归一化噪声单位dB，f(ref)为鉴相频率，N为分频比，F(1)+10logf(ref)为鉴相器在鉴相器频率下的噪声，频率越高，其相位噪声越差，分频比N越大，其相位噪声越优，由于N是一个PLL电路的一个可编程分频器，所以设想如果将公式中的前两项因子消除，将一个可编程分频器单独控制就能得到最优的相位噪声。
技术实现思路
本专利技术的目的就在于为了解决如何通过一个可编程分频器单独控制就能得到最优的相位噪声的问题，而提出一种直接频率合成变频器。本专利技术的目的可以通过以下技术方案实现：一种直接频率合成变频器，包括混频分频电路和控制电路；所述混频分频电路包括分频器电路和混频器电路；所述分频器电路用于提供多路输出及时钟分配；所述混频器电路用于通过宽带无源器件高隔离度多路混频器实现频率合成；所述控制电路用于为分频器电路提供串行控制指令；其中，控制电路包括FPGA的数字电路。进一步的，所述混频分频电路包括时钟发生器N29、4路独立的LVPECL时钟输出和4路LVDS时钟输出；时钟发生器N29的1引脚与电容C143的一端并接后接入3.3V，电容C143的另一端接地；时钟发生器N29的11、12引脚与电容C153的一端并接后接入3.3V，电容C153的另一端接地；时钟发生器N29的13引脚与电容C155的一端连接，时钟发生器N29的14引脚与电容C156的一端连接；电容C155的另一端和电容C156的另一端分别与传输线变压器N33的1接线端和2接线端连接，传输线变压器N33的3接线端与功分器W3的3引脚连接，传输线变压器N33的4接线端接地；功分器W3的1、2引脚并接后接地，功分器W3的4引脚与电阻R173的一端并接后接入电阻R166的一端，功分器W3的5引脚接地，功分器W3的6引脚与功分器W2的4引脚连接，功分器W2的1引脚与2引脚并接后接地，功分器W2的3引脚与电阻R148的一端并接后电阻R144的一端，功分器W2的5引脚接地，电阻R148的另一端与电阻R149的一端并接后接地，电阻R149的另一端与电阻R144的另一端并接后接入电容C170的一端，电容C170的另一端与放大器N34的一端连接，放大器N34的另一端与电容C171的一端并接后接入电感L26的一端，电感L26的另一端与电容C164、电容C163、有极电容C162的正极、电阻R135的一端和电阻R138的一端并接后接入电阻R141的一端，电阻R141的另一端与电阻R138的另一端和电阻R135的另一端并接后接入8V；电容C171的另一端与电阻R150的一端并接后接入电阻R145的一端，电阻R145的另一端与电阻R151的一端并接后接入放大器W4的3引脚，电阻R150的另一端与电阻R151的另一端并接后接地，放大器W4的1引脚与电阻R16的一端并接后接入电容C128的一端，电容C128的另一端与运算放大器D1的5引脚连接，运算放大器D1的6引脚与有极电容C120的正极并接后接入5V，有极电容C120的负极接地；运算放大器D1的4引脚与电阻R16的另一端并接后接地；放大器W4的2引脚与电阻R155的一端并接后接入电阻R161的一端，电阻R161的另一端与电阻R164的另一端并接后接入元件Z12的一端，电阻R155的另一端与电阻R164的一端并接后接地；电阻R166的另一端与电阻R174的一端并接后接入电容C188的一端，电阻R174的另一端与电阻R173的另一端并接后接地，电容C188的另一端与放大器N39的一端连接，放大器N39的另一端与电容C189的一端并接后接入电感L30的一端，电感L30的另一端与电容C183的一端、电容C182的一端、有极电容C181的正极、电阻R153的一端和电阻R154的一端并接后接入电阻R157的一端，电阻R157的另一端与电阻R154的另一端和电阻R153的另一端并接后接入8V；电容C189的另一端与电阻R165的一端并接后接入电阻R162，电阻R165的另一端与电阻R163的一端并接后接入放大器W5的3引脚，电阻R163的另一端与电阻R162的一端并接后接地，放大器W5的2引脚与电阻R181的一端并接后接入电阻R184的一端，电阻R184的另一端与电阻R187的一端并接后接入元件Z12的一端，电阻R187的另一端与电阻R181的另一端并接后接地，放大器W5的1引脚与电阻R182的一端并接后接入电容C203的一端，电阻R182的另一端接地，电容C203的另一端与运算放大器D6的5引脚连接，运算放大器D6的2引脚和4引脚接地，运算放大器D6的3引脚与电容C214的一端连接，电容C214的另一端接入5V，运算放大器D6的6引脚与有极电容C202的一端并接后接入5V，有极电容C202的另一端接地。进一步的，所述时钟发生器N29的24引脚与电阻R146的一端连接，电阻R146的另一端接入3.3V，时钟发生器N29的27引脚与电容C166的一端并接后接入3.3V，电容C166的另一端接地，时钟发生器N29的28引脚与电阻R156的一端并接后接入电容C198的一端，时钟发生器N29的29引脚与电阻R160的一端并接后接入电容C190的一端，电容C198的另一端、电容C190的另一端分别与传输线变压器N41的1、2接线端连接，传输线变压器N41的3接线端接地，传输线变压器N41的4接线端与电容C207的一端连接，电容C207的另一端与元件N46的一端，元件N46的另一端与电感L34的一端连接，电感L34的另一端与电容C208的一端并接后接入电感L3的一端，电感L35的另一端与电容C212的一端、电容C211的一端、有极电容C120的正极、电阻R190的一端和电阻R191的一端并接后接入电阻R192的一端，电阻R192的另一端、电阻R191的另一端和电阻R190的另一端并接后接入8V；电容C212的另一端与电容C211的另一端和有极电容C120的负极并接后接地，电容C208的另一端与元件N45的1引脚连接，元件N45的2引脚接地，元件N45的3引脚与电阻本文档来自技高网...

【技术保护点】
1.一种直接频率合成变频器，包括混频分频电路和控制电路；其特征在于，所述混频分频电路包括分频器电路和混频器电路；/n所述分频器电路用于提供多路输出及时钟分配；所述混频器电路用于通过宽带无源器件高隔离度多路混频器实现频率合成；所述控制电路用于为分频器电路提供串行控制指令；其中，控制电路包括FPGA的数字电路。/n

【技术特征摘要】
1.一种直接频率合成变频器，包括混频分频电路和控制电路；其特征在于，所述混频分频电路包括分频器电路和混频器电路；
所述分频器电路用于提供多路输出及时钟分配；所述混频器电路用于通过宽带无源器件高隔离度多路混频器实现频率合成；所述控制电路用于为分频器电路提供串行控制指令；其中，控制电路包括FPGA的数字电路。


2.根据权利要求1所述的一种直接频率合成变频器，其特征在于，所述混频分频电路包括时钟发生器N29、4路独立的LVPECL时钟输出和4路LVDS时钟输出；时钟发生器N29的1引脚与电容C143的一端并接后接入3.3V，电容C143的另一端接地；时钟发生器N29的11、12引脚与电容C153的一端并接后接入3.3V，电容C153的另一端接地；时钟发生器N29的13引脚与电容C155的一端连接，时钟发生器N29的14引脚与电容C156的一端连接；电容C155的另一端和电容C156的另一端分别与传输线变压器N33的1接线端和2接线端连接，传输线变压器N33的3接线端与功分器W3的3引脚连接，传输线变压器N33的4接线端接地；功分器W3的1、2引脚并接后接地，功分器W3的4引脚与电阻R173的一端并接后接入电阻R166的一端，功分器W3的5引脚接地，功分器W3的6引脚与功分器W2的4引脚连接，功分器W2的1引脚与2引脚并接后接地，功分器W2的3引脚与电阻R148的一端并接后电阻R144的一端，功分器W2的5引脚接地，电阻R148的另一端与电阻R149的一端并接后接地，电阻R149的另一端与电阻R144的另一端并接后接入电容C170的一端，电容C170的另一端与放大器N34的一端连接，放大器N34的另一端与电容C171的一端并接后接入电感L26的一端，电感L26的另一端与电容C164、电容C163、有极电容C162的正极、电阻R135的一端和电阻R138的一端并接后接入电阻R141的一端，电阻R141的另一端与电阻R138的另一端和电阻R135的另一端并接后接入8V；电容C171的另一端与电阻R150的一端并接后接入电阻R145的一端，电阻R145的另一端与电阻R151的一端并接后接入放大器W4的3引脚，电阻R150的另一端与电阻R151的另一端并接后接地，放大器W4的1引脚与电阻R16的一端并接后接入电容C128的一端，电容C128的另一端与运算放大器D1的5引脚连接，运算放大器D1的6引脚与有极电容C120的正极并接后接入5V，有极电容C120的负极接地；运算放大器D1的4引脚与电阻R16的另一端并接后接地；放大器W4的2引脚与电阻R155的一端并接后接入电阻R161的一端，电阻R161的另一端与电阻R164的另一端并接后接入元件Z12的一端，电阻R155的另一端与电阻R164的一端并接后接地；电阻R166的另一端与电阻R174的一端并接后接入电容C188的一端，电阻R174的另一端与电阻R173的另一端并接后接地，电容C188的另一端与放大器N39的一端连接，放大器N39的另一端与电容C189的一端并接后接入电感L30的一端，电感L30的另一端与电容C183的一端、电容C182的一端、有极电容C181的正极、电阻R153的一端和电阻R154的一端并接后接入电阻R157的一端，电阻R157的另一端与电阻R154的另一端和电阻R153的另一端并接后接入8V；电容C189的另一端与电阻R165的一端并接后接入电阻R162，电阻R165的另一端与电阻R163的一端并接后接入放大器W5的3引脚，电阻R163的另一端与电阻R162的一端并接后接地，放大器W5的2引脚与电阻R181的一端并接后接入电阻R184的一端，电阻R184的另一端与电阻R187的一端并接后接入元件Z12的一端，电阻R187的另一端与电阻R181的另一端并接后接地，放大器W5的1引脚与电阻R182的一端并接后接入电容C203的一端，电阻R182的另一端接地，电容C203的另一端与运算放大器D6的5引脚连接，运算放大器D6的2引脚和4引脚接地，运算放大器D6的3引脚与电容C214的一端连接，电容C214的另一端接入5V，运算放大器D6的6引脚与有极电容C202的一端并接后接入5V，有极电容C202的另一端接地。


3.根据权利要求2所述的一种直接频率合成变频器，其特征在于，所述时钟发生器N29的24引脚与电阻R146的一端连接，电阻R146的另一端接入3.3V，时钟发生器N29的27引脚与电容C166的一端并接后接入3.3V，电容C166的另一端接地，时钟发生器N29的28引脚与电阻R156的一端并接后接入电容C198的一端，时钟发生器N29的29引脚与电阻R160的一端并接后接入电容C190的一端，电容C198的另一端、电容C190的另一端分别与传输线变压器N41的1、2接线端连接，传输线变压器N41的3接线端接地，传输线变压器N41的4接线端与电容C207的一端连接，电容C207的另一端与元件N46的一端，元件N46的另一端与电感L34的一端连接，电感L34的另一端与电容C208的一端并接后接入电感L3的一端，电感L35的另一端与电容C212的一端、电容C211的一端、有极电容C120的正极、电阻R190的一端和电阻R191的一端并接后接入电阻R192的一端，电阻R192的另一端、电阻R191的另一端和电阻R190的另一端并接后接入8V；电容C212的另一端与电容C211的另一端和有极电容C120的负极并接后接地，电容C208的另一端与元件N45的1引脚连接，元件N45的2引脚接地，元件N45的3引脚与电阻R197的一端并接后接入运算放大器D7的5引脚，电阻R197的另一端接地，元件N45的6引脚与电阻R195的一端并接后接入电阻R196的一端，电阻R196的另一端与电阻R194的一端并接后接入元件Z14的一端，电阻R194的另一端与电阻R195的另一端并接后接地；运算放大器D7的2引脚接地，运算放大器D7的3引脚与电容C213的一端连接，电容C213的另一端接入5V；电容C213的6引脚与电容C209的正极并接后接入5V，电容C209的负极接地。


4.根据权利要求2所述的一种直接频率合成变频器，其特征在于，所述时钟发生器N29的30、31引脚与电容C165的一端并接后与电容C172的一端连接，电容C172的另一端和电容C165的另一端均接地；时钟发生器N29的33引脚与电容C187的一端连接，时钟发生器N29的34引脚与电容C194的一端连接；电容C187的另一端与电阻R178的一端并接后接入传输线变压器N42的2接线端，电容C194的另一端与电阻R179的一端并接后接入传输线变压器N42的1接线端，电阻R179的另一端与电阻R178的另一端并接后接地；传输线变压器N42的3接线端接地，传输线变压器N42的4接线端与电容C205的一端连接，电容C205的另一端与放大器N44的一端连接，放大器N44的另一端与电容C199的一端并接后接入电感L31的一端，电感L31的另一端与电容C197的一端、电容C196的一端、电容C195的正极和电阻R167的一端并接后接入电阻R169的一端，电阻R169的另一端与电阻R167的另一端并接后接地；电容C195的负极、电容C196的另一端和电容C197的另一端并接后接地，电容C199的另一端与电阻R185的一端并接后接入电阻R180的一端，电阻R180的另一端与电阻R186的一端并接后接入放大器N43的一端，电阻R186的另一端与电阻R186的另一端并接后接地，放大器N43的另一端与电感L33的一端连接，电感L33的另一端与电感L32的一端并接后接入电容C200的一端，电感L32的另一端与电容C193的一端、电容C192的一端、电容C191的正极、电阻R168的一端和电阻R170的一端并接后接入电阻R172的一端，电阻R172的另一端与电阻R170的另一端和电阻R168的另一端并接后接入8V；电容C200的另一端与元件N40的2引脚连接，元件N40的1引脚接地，元件N40的3引脚与电阻R183的一端并接后与电容C204的一端连接，电阻R183的另一端接地，元件N40的5引脚接地，元件N40的6引脚与电阻R189的一端并接后接入电阻R193的一端连接，电阻R193的另一端与电阻R188的一端、电容C219的一端并接后接入电感L41的一端，电阻R188的另一端与电阻R189的另一端并接后接地；电感L41的另一端与电容C218的一端并接后接入电感L40的一端，电感L40的另一端与电容C217的另一端并接后接入电感L39的一端，电感L39的另一端与电容C216的一端并接后接入电感L36的一端，电感L36的另一端与电容C215的一端连接，电容C215的另一端与电容C216的另一端、电容C217的另一端、电容C218的另一端和电容C219的另一端并接...

【专利技术属性】
技术研发人员：李岸舟，王瑞伟，王志伟，刘茗，倪晓清，
申请(专利权)人：安徽四创电子股份有限公司，
类型：发明
国别省市：安徽;34