一种异常处理装置及DDR存储系统制造方法及图纸

本申请公开了一种异常处理装置及DDR存储系统。该异常处理装置包括：监测模块和处理模块；监测模块，用于监测存储装置的状态；以及在存储装置发生异常时生成异常处理请求，并向处理模块发送异常处理请求；处理模块，用于接收异常处理请求，异常处理请求是监测模块发送的，或者是存储装置发送的；以及根据异常处理请求，处理存储装置发生的异常。

【技术实现步骤摘要】
一种异常处理装置及DDR存储系统
本申请涉及计算机领域，例如涉及一种异常处理装置及DDR存储系统。
技术介绍
双倍数据速率(DoubleDataRate，DDR)存储系统是一种采用双倍速率同步动态随机存储器(DoubleDataRateSynchronousDynamicRandomAccessMemory，DDRSDRAM)作为存储装置的存储系统，具有数据传输速度为系统时钟频率的两倍，传输性能优的特点。在采用DDRSDRAM作为存储装置的系统中，如果上游设备和DDRSDRAM通信或者DDRSDRAM的控制器本身发生问题，通常会引起系统挂死(即异常)，因此，如何解决系统挂死的问题成为提升系统稳定性的关键因素。
技术实现思路
本申请提供一种异常处理装置及DDR存储系统，能够解决因不同原因产生的系统挂死问题，提高系统的稳定性和可测试性。本申请实施例提供一种异常处理装置，包括监测模块和处理模块；监测模块，用于监测存储装置的状态；以及在存储装置发生异常时生成异常处理请求，并向处理模块发送异常处理请求；处理模块，用于接收异常处理请求，异常处理请求是监测模块发送的，或者是存储装置发送的；以及根据异常处理请求，处理存储装置发生的异常。本申请实施例还提供一种双倍数据速率DDR存储系统，包括上述任一实施例的异常处理装置，以及存储装置。关于本申请的以上实施例和其他方面以及其实现方式，在附图说明、具体实施方式和权利要求中提供更多说明。附图说明图1为一实施例提供的一种异常处理装置的结构示意图；图2为一实施例提供的另一种异常处理装置的结构示意图；图3为一实施例提供的一种DDR存储系统的结构示意图。具体实施方式下文中将结合附图对本申请的实施例进行详细说明。DDR存储系统是一种采用DDRSDRAM作为存储装置的存储系统，具有数据传输速度为系统时钟频率的两倍，传输性能优的特点。在采用DDRSDRAM作为存储装置的系统中，如果上游设备和DDRSDRAM通信或者DDRSDRAM的控制器本身发生问题，通常会引起系统挂死(即异常)。对于此种情况通常会对系统进行复位，然而，对于DDR存储系统来说，内存中通常含有重要的信息可以用来debug(除错)，需要上游设备处理完异常情况之后仍然能正常的访问DDRSDRAM。此外，如果DDRSDRAM本身被复位也可能导致系统启动之后初始化DDRSDRAM的时间很长，影响用户的体验，为此，需要保持DDRSDRAM处于正常状态，才能不丢失存储数据。目前，通常基于DDRSDRAM和上游设备的总线协议，在系统异常时通过强制生成总线握手协议来尝试解决异常问题，然而，上述方式并不能解决由于DDRSDRAM本身引起的挂死问题。为了解决上述问题，本申请实施例提供了一种异常处理装置及DDR存储系统能够解决因不同原因产生的系统挂死问题，提高系统的稳定性和可测试性。本申请的说明书和权利要求书及附图中的术语“第一”、“第二”、“第三”等是用于区别不同对象，而不是用于限定特定顺序。本申请下述各个实施例可以单独执行，各个实施例之间也可以相互结合执行，本申请实施例对此不作具体限制。下面，对异常处理装置、DDR存储系统及其技术效果进行描述。图1示出了一实施例提供的一种异常处理装置的结构示意图，如图1所示，异常处理装置包括：监测模块10和处理模块20。监测模块10，用于监测存储装置的状态；以及在存储装置发生异常时生成异常处理请求，并向处理模块发送异常处理请求；处理模块20，用于接收异常处理请求，异常处理请求是监测模块发送的，或者是存储装置发送的；以及根据异常处理请求，处理存储装置发生的异常。在一实施例中，监测模块10可以和存储装置的memory接口或者PHY接口连接。需要说明的是，本申请提供的异常处理装置即可以处理由监测模块10监测到的异常，也可以处理由存储装置本身引起的异常。当异常处理装置处理由监测模块10监测到的异常(即异常处理请求是监测模块发送的)时，异常处理请求包括命令异常处理请求、时序异常处理请求、数据异常处理请求中的至少一项。图2示出了一实施例提供的另一种异常处理装置的结构示意图，如图2所示，监测模块10包括命令监测模块101，时序监测模块102和数据监测模块103。其中，命令监测模块101和数据监测模块103可以与存储装置的memory接口连接，或者与PHY接口连接。命令监测模块101与时序监测模块102和数据监测模块103分别连接。命令监测模块101，用于监测并记录命令的状态信息和时间信息，并向时序监测模块发送时间信息；以及在状态信息发生错误时生成命令异常处理请求。具体的，命令监测模块101可以监控并记录的命令为DDR存储系统支持的命令(及所有DDR存储系统中可能出现的命令)，包括但不限于主动命令(active)、预充电命令(precharge)、刷新命令(refresh)、读命令(read)、写命令(write)中的至少一个。另外，命令监测模块101还可以监控并记录存储颗粒的刷新状态、功耗状态和内存块工作状态。命令监测模块101记录的命令的时间信息通常为命令的发生时间，由于多个命令是按照一定的次序一次执行的，因此，上一个命令的结束时间即为下一个命令的发生时间，命令监测模块101只需记录每个命令的发生时间即可，在命令监测模块101向时序监测模块102发送时间信息后，时序监测模块102可以根据每个命令的发生时间计算出每个命令的结束时间和持续时长(即执行时间)。时序监测模块102，用于根据时间信息，计算具备依赖关系的命令间的时序关系，并在时序关系发生错误时生成时序异常处理请求。具体的，时序监测模块102根据每个命令的时间信息，得出每个命令的开始时间、结束时间和持续时长，从而计算具备依赖关系的命令间的时序关系。时序监测模块102将时序关系与协议规定的时间进行比较，若时序关系与协议规定的时间匹配，则说明时序关系是正确的；若时序关系与协议规定的时间不匹配，则说明时序关系是错误的，时序监测模块102生成时序异常处理请求。数据监测模块103，用于记录读数据的状态信息和写数据的状态信息，并在读数据的状态信息或者写数据的状态信息发生错误时生成数据异常处理请求。具体的，对于写数据操作，如果写数据的数量和写命令之间不匹配，对于数据监测模块103和存储装置的PHY接口连接的情况，数据监测模块103监测dfi_wdata_en的持续时间是否和预设持续时间相匹配，若dfi_wdata_en的持续时间和预设持续时间相匹配，则说明写数据操作是正确的；若dfi_wdata_en的持续时间和预设持续时间不匹配，则说明写数据操作出错，数据监测模块103生成数据异常处理请求。对于数据监测模块103和存储装置的memory接口连接的情况，数据监测模块103监测writedqs的数量是否和预设数量相匹配，若writedqs的数量和预设数量相匹配本文档来自技高网...

【技术保护点】
1.一种异常处理装置，其特征在于，包括监测模块和处理模块；/n所述监测模块，用于监测存储装置的状态；以及在所述存储装置发生异常时生成异常处理请求，并向所述处理模块发送所述异常处理请求；/n所述处理模块，用于接收异常处理请求，所述异常处理请求是所述监测模块发送的，或者是所述存储装置发送的；以及根据所述异常处理请求，处理所述存储装置发生的异常。/n

【技术特征摘要】
1.一种异常处理装置，其特征在于，包括监测模块和处理模块；
所述监测模块，用于监测存储装置的状态；以及在所述存储装置发生异常时生成异常处理请求，并向所述处理模块发送所述异常处理请求；
所述处理模块，用于接收异常处理请求，所述异常处理请求是所述监测模块发送的，或者是所述存储装置发送的；以及根据所述异常处理请求，处理所述存储装置发生的异常。


2.根据权利要求1所述的装置，其特征在于，当所述异常处理请求是所述监测模块发送的，所述异常处理请求包括命令异常处理请求、时序异常处理请求、数据异常处理请求中的至少一项。


3.根据权利要求2所述的装置，其特征在于，所述监测模块包括命令监测模块，时序监测模块和数据监测模块；
所述命令监测模块，用于监测并记录命令的状态信息和时间信息，并向所述时序监测模块发送所述时间信息；以及在所述状态信息发生错误时生成命令异常处理请求；
所述时序监测模块，用于根据所述时间信息，计算具备依赖关系的命令间的时序关系，并在所述时序关系发生错误时生成时序异常处理请求；
所述数据监测模块，用于记录读数据的状态信息和写数据的状态信息，并在所述读数据的状态信息或者所述写数据的状态信息发生错误时生成数据异常处理请求。


4.根据权利要求3所述的装置，其特征在于，当所述异常处理请...

【专利技术属性】
技术研发人员：于鹏，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东;44