集成电路的处理级内的系统和随机差错检测及恢复技术方案

集成电路包括多个处理级，其中每个包括处理逻辑（１０１４）、不延迟信号捕捉元件（１０１６）、延迟信号捕捉元件（１０１８）以及比较器（１０２４）。不延迟信号捕捉元件（１０１６）在不延迟捕捉时间捕捉来自处理逻辑（１０１４）的输出。在稍后的延迟捕捉时间，延迟信号捕捉元件（１０１８）也捕捉来自处理逻辑（１０１４）的值。检错电路（１０２６）和纠错电路（１０２８）检测及纠正延迟值中的随机差错，并向比较器（１０２４）提供差错校验延迟值。比较器（１０２４）比较差错校验延迟值与不延迟值，如果它们不相等，则这表明不延迟值被过快捕捉并且应由差错校验延迟值来取代。不延迟值在其捕捉之后立即被传递给后续处理级，以及差错恢复机制相应地用来抑制已经由后续处理级进行的错误处理，例如选通时钟以及在重启时钟之前允许正确信号值经过后续处理逻辑。诸如时钟频率、工作电压、体偏压、温度等集成电路工作参数经过调整，从而以提高整体性能的方式来保持有限非零差错率。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路领域。更具体来说，本专利技术涉及包括随机差错和系统差错的差错的检测以及从集成电路的处理级内的这类差错的恢复。已知提供可认为由一系列串联处理级(例如流水线电路)组成的集成电路。在各级之间是信号捕捉元件、例如一个或多个信号值存储到其中的锁存器或读出放大器。各处理级的处理逻辑响应从在前处理级或其它地方接收的输入值，产生要存储在关联输出锁存器中的输出信号值。处理逻辑完成其处理操作所用的时间决定集成电路可工作的速度。如果所有级的处理逻辑能够在短时间周期中完成其处理操作，则可迅速推进信号值通过输出锁存器，得到高速处理。系统不能在各级之间比最慢处理逻辑能够执行它接收输入信号并产生适当输出信号的处理操作的速度更快地推进信号。这限制了系统的最大性能。在一些情况下，希望尽快地处理数据，因此处理级将被驱动，以便以尽快的速率推进其处理操作，直到最慢的处理级无法保持同步。在另一些情况下，集成电路的功耗比处理速率更重要，以及集成电路的工作电压将被减小，以便使功耗降低到最慢的处理级又不再能够保持同步的点。最慢的处理级无法保持同步的这些情况都将导致处理差错(即系统差错)的出现。避免处理差错出现的一种方式是采用频率已知为小于容差范围允许的最小值的处理时钟来驱动集成电路，所述容差范围考虑了不同集成电路之间的最坏情况制造变化、工作环境状况、所处理信号的数据相关性等等。在电压电平的上下文中，通常以充分高于最小电压电平的电压电平来操作集成电路，以便确保所有处理级能够始终保持考虑最坏情况制造变化、环境状况、数据相关性等等。可以理解，传统方法在限制最大工作频率和最小工作电压方面是谨慎的，从而考虑最坏情况状况。除了在处理器以过高频率或过低工作电压运行时能够保持同步的最慢处理级产生的系统处理差错之外，集成电路还遇到称作单个事件扰乱(SEU)的随机差错。SEU是由诸如宇宙射线或器件中的质子之类的离子化粒子导致的随机差错(比特倒转)。状态的变化是瞬时的、即类似脉冲，因此器件的重置或重写产生此后的正常行为。已知的是利用纠错码来检测和纠正随机差错。但是，由于检错和纠错所需的处理时间，这类纠错技术必然带来延迟。在诸如差错率高但将所处理接收数据中的差错抑制到预定差错率以内仍然重要的有噪通信信道之类的环境下，这个处理延迟是合理的。相反，在一般希望尽快处理数据的集成电路的情况下，由于纠错电路引起的延迟及相关负面性能影响，不希望对数据处理操作的关键通路引入纠错。从一个方面来看，本专利技术提供一种用于执行数据处理的集成电路，所述集成电路包括多个处理级，来自至少一个处理级的处理级输出信号作为后续处理级的处理级输入信号来提供，其中所述至少一个处理级包括处理逻辑，可用于对至少一个编码输入值执行处理操作，从而产生处理逻辑输出信号，所述编码输入值是纠错码已经应用到其中的输入值；不延迟信号捕捉元件，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值，所述不延迟值在所述不延迟捕捉时间之后作为所述处理级输出信号被提供给所述后续处理级；延迟信号捕捉元件，可用于在迟于所述不延迟捕捉时间的延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值；纠错逻辑，可用于检测所述处理逻辑输出信号的所述延迟值中的随机差错的出现，从而确定所述检测的随机差错是否可利用所述纠错码纠正，并且或者产生差错校验延迟值或者表明所述检测的随机差错不可纠正；比较器，可用于将所述不延迟值与所述差错校验延迟值比较，以便检测所述处理逻辑输出信号在所述不延迟捕捉时间之后的时间的变化，所述变化表明使所述处理逻辑因此在所述不延迟捕捉时间未完成所述处理操作的系统差错，或者表明所述不延迟值中的随机差错；以及差错修复逻辑，可用于在所述比较器检测到所述处理逻辑输出信号的所述变化时执行差错修复操作，通过在后续处理级中用所述差错校验延迟值替代所述不延迟值，或者如果所述纠错逻辑表明所述检测的随机差错不可纠正，则通过发起所述处理操作和后续处理级的处理操作的重复，来抑制所述不延迟值的使用。本技术认识到，可直接监测处理级本身的操作，以便查找它们出故障的限制条件。当实际故障出现时，则可纠正这些故障，使得不正确操作完全不会产生。与本方法中的故障点的直接观察相比，通过避免先前方法中过分谨慎的性能余量所得到的优点不只是补偿当故障出现时恢复系统所消耗的附加时间及功率。故意允许这种处理差错出现、使得关键通路无法满足其定时要求，这在本
中是很反直觉的，在本
中，通常是耗费大量努力来确保所有关键通路始终满足其定时要求。此外，本专利技术认识到，延迟值中的随机差错可通过部署在数据处理操作的关键通路之外的纠错逻辑来检测和纠正。这样，当比较器没有检测到系统处理差错时，纠错逻辑对计算的快速进行没有负面影响。但是，在处理差错实际上被比较器检测到的情况下，可供差错修复逻辑用来确保计算向前进行的延迟值是一个可靠值，对它已经进行了随机差错校验以及在适当之处已经进行了随机差错纠正。不管在延迟信号值的通路中是否存在纠错逻辑，当比较器检测到处理差错时，因执行差错修复操作的需要而在处理中存在延迟。因此，在允许修复故意引入的系统处理差错的延迟信号捕捉元件的提供与纠正延迟信号值中的随机差错的纠错编码的应用之间存在意外的协同作用。纠错逻辑通过检测和纠正随机差错而没有明显延迟计算的进行，提供了改进延迟值的可靠性的优点。可以理解，处理逻辑执行的处理操作可能是一种不寻常的处理操作，它例如在处理操作是具有不寻常操作数的乘法运算或除法运算的情况下导致输入信号值相对输出信号值改变。但是，根据一个优选配置，处理逻辑执行的处理操作是这样一种操作，即，当所述处理操作中没有出现差错时，处理逻辑输出信号实际上等于处理级输入值。例如，根据第一优选配置，通常没有改变输入值的数据处理操作可以是存储电路执行的读或写操作。根据一个备选优选配置，至少一个处理级由寄存器来执行，以及所述处理操作是读、写或移动操作。根据其中输出信号值应当等于输入信号值的另一个备选优选配置，至少一个处理级由复用器执行，以及处理操作是复用操作。虽然本技术适用于同步和异步数据处理电路，但本专利技术很适合其中多个处理级是同步流水线内各个流水线级的同步数据处理电路。可以理解，各种不同的纠错码可用于对输入值进行纠错编码，例如线性分组码、卷积码或特播码。但是，对于其中输出值实质上等于处理逻辑的输入值的配置，优选的是，利用汉明码对输入值进行纠错编码，以及差错修复逻辑利用所述汉明码执行所述纠正和所述检测。汉明码实现起来简单，并且适合于检测和纠正例如通常由SEU产生的那些单位差错。虽然一些优选配置包括诸如读/写操作和数据移动操作之类的值保持处理操作，但是在备选优选配置中，处理逻辑执行的处理操作是值改变操作，对于这种操作，即使当所述处理操作中没有出现差错时，处理逻辑输出信号也可能不同于所述处理级输入值。因此，本技术适合应用于诸如加法器、乘法器和移位器之类的处理逻辑元件。在处理操作是值改变处理操作的配置中，优选的是，利用包括下列各项之一的算术码对输入值进行纠错编码AN码、剩余码、反剩余码或者剩余数字码。这类算术码有助于涉及算术运算符的处理操作中的随机差错的检测和纠正。可以理解，可单独依靠比较器来检测系统差错的存在。但是，在优选配置中，集成电路包括本文档来自技高网...

【技术保护点】
一种用于执行数据处理的集成电路，所述集成电路包括：多个处理级，提供来自至少一个处理级的处理级输出信号作为后续处理级的处理级输入信号，其中所述至少一个处理级包括：处理逻辑，可用于对至少一个编码输入值执行处理操作，从而产生处理逻 辑输出信号，所述编码输入值是纠错码已经应用到其中的输入值；不延迟信号捕捉元件，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值，所述不延迟值在所述不延迟捕捉时间之后作为所述处理级输出信号被提供给所述后续处理级；延迟信 号捕捉元件，可用于在迟于所述不延迟捕捉时间的延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值；纠错逻辑，可用于检测所述处理逻辑输出信号的所述延迟值中的随机差错的出现，从而确定所述检测的随机差错是否可利用所述纠错码纠正，并且或者产生差错校 验延迟值或者表明所述检测的随机差错不可纠正；比较器，可用于将所述不延迟值与所述差错校验延迟值比较，以便检测所述处理逻辑输出信号在所述不延迟捕捉时间之后的时间的变化，所述变化表明使所述处理逻辑因此在所述不延迟捕捉时间未完成所述处理操作 的系统差错，或者表明所述不延迟值中的随机差错；以及差错修复逻辑，可用于在所述比较器检测到所述处理逻辑输出信号的所述变化时执行差错修复操作，通过在后续处理级中用所述差错校验延迟值替代所述不延迟值，或者如果所述纠错逻辑表明所述检测的随机 差错不可纠正，则通过发起所述处理操作和后续处理级的处理操作的重复，来抑制所述不延迟值的使用。...

【技术特征摘要】
【国外来华专利技术】US 2003-3-20 10/392,382;US 2004-2-18 10/779,8051.一种用于执行数据处理的集成电路，所述集成电路包括多个处理级，提供来自至少一个处理级的处理级输出信号作为后续处理级的处理级输入信号，其中所述至少一个处理级包括处理逻辑，可用于对至少一个编码输入值执行处理操作，从而产生处理逻辑输出信号，所述编码输入值是纠错码已经应用到其中的输入值；不延迟信号捕捉元件，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值，所述不延迟值在所述不延迟捕捉时间之后作为所述处理级输出信号被提供给所述后续处理级；延迟信号捕捉元件，可用于在迟于所述不延迟捕捉时间的延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值；纠错逻辑，可用于检测所述处理逻辑输出信号的所述延迟值中的随机差错的出现，从而确定所述检测的随机差错是否可利用所述纠错码纠正，并且或者产生差错校验延迟值或者表明所述检测的随机差错不可纠正；比较器，可用于将所述不延迟值与所述差错校验延迟值比较，以便检测所述处理逻辑输出信号在所述不延迟捕捉时间之后的时间的变化，所述变化表明使所述处理逻辑因此在所述不延迟捕捉时间未完成所述处理操作的系统差错，或者表明所述不延迟值中的随机差错；以及差错修复逻辑，可用于在所述比较器检测到所述处理逻辑输出信号的所述变化时执行差错修复操作，通过在后续处理级中用所述差错校验延迟值替代所述不延迟值，或者如果所述纠错逻辑表明所述检测的随机差错不可纠正，则通过发起所述处理操作和后续处理级的处理操作的重复，来抑制所述不延迟值的使用。2.如权利要求1所述的集成电路，其特征在于，在所述纠错逻辑检测到所述延迟值中的可纠正随机差错并且所述比较器检测到所述不延迟值与所述差错校验延迟值之间没有差异时，所述差错修复逻辑可用于通过采用所述差错校验延迟值替代所述不延迟值来抑制所述不延迟值的使用。3.如权利要求1和2所述的集成电路，其特征在于，所述处理逻辑执行的所述处理操作是一种操作，对于这种操作，当所述处理操作中没有出现差错时，所述处理逻辑输出信号实际上等于所述处理级输入值。4.如权利要求3所述的集成电路，其特征在于，所述至少一个处理级由存储电路来执行，以及所述处理操作是读或写操作。5.如权利要求3所述的集成电路，其特征在于，所述至少一个处理级由寄存器来执行，以及所述处理操作是读、写或移动操作。6.如权利要求3所述的集成电路，其特征在于，所述至少一个处理级由复用器来执行，以及所述处理操作是复用操作。7.如以上权利要求中的任一项所述的集成电路，其特征在于，所述多个处理级是同步流水线内的各个流水线级。8.如权利要求3至7中的任一项所述的集成电路，其特征在于，利用汉明码对所述输入值进行纠错编码，以及所述差错修复逻辑利用所述汉明码来执行所述纠正和所述检测。9.如以上权利要求中的任一项所述的集成电路，其特征在于，所述处理逻辑执行的所述处理操作是一种值改变操作，对于所述操作，即使当所述处理操作中没有出现差错时，所述处理逻辑输出信号也可能不同于所述处理级输入值。10.如权利要求9所述的集成电路，其特征在于，所述处理逻辑是下列各项其中之一加法器、乘法器或移位器。11.如权利要求8所述的集成电路，其特征在于，利用包括以下各项其中之一的算术码对所述输入值进行纠错编码AN码、剩余码、反剩余码或者剩余数字码。12.如以上权利要求中的任一项所述的集成电路，其特征在于包括元稳定性检测器，可用于检测所述不延迟值中的元稳定性，以及若发现为元稳定的，则触发所述差错修复逻辑来抑制所述不延迟值的使用。13.如以上权利要求中的任一项所述的集成电路，其特征在于，当所述比较器检测到所述变化时，所述差错修复逻辑可用于采用所述差错校验延迟值取代所述不延迟值作为所述处理级输出信号。14.如权利要求13所述的集成电路，其特征在于，向所述后续处理级提供所述差错校验延迟值迫使处理操作向前进行。15.如以上权利要求中的任一项所述的集成电路，其特征在于，当所述比较器检测到所述变化时，所述差错修复逻辑可用于迫使所述差错校验延迟值存储在所述不延迟信号捕捉元件中以取代所述不延迟值。16.如以上权利要求中的任一项所述的集成电路，其特征在于，所述至少一个处理级和所述后续处理级内的处理操作由不延迟时钟信号驱动。17.如权利要求16所述的集成电路，其特征在于，当所述比较器检测到所述变化时，所述差错修复逻辑可用于选通所述不延迟时钟信号，以便提供时间让所述后续处理级从所述不延迟值的输入进行恢复，以及改为使用所述差错校验延迟值。18.如权利要求16所述的集成电路，其特征在于，所述不延迟捕捉时间从所述不延迟时钟信号的预定相位点导出，所述不延迟时钟信号的相位延迟形式被用作延迟时钟信号，以及所述延迟捕捉时间从所述延迟时钟信号的预定相位点导出。19.如以上权利要求中的任一项所述的集成电路，其特征在于，根据与所述变化对应的所述系统差错的检测来控制所述集成电路的一个或多个工作参数。20.如权利要求19所述的集成电路，其特征在于，所述一个或多个工作参数经过控制，从而具有保持非零系统差错率的等级。21.如权利要求19和20所述的集成电路，其特征在于，所述一个或多个工作参数包括以下各项中的至少一项工作电压；工作频率；集成电路体偏压；以及温度。22.如以上权利要求中的任一项所述的集成电路，其特征在于，所述处理操作耗用的最小处理时间大于分开所述延迟捕捉时间与所述不延迟捕捉时间的时间，使得所述差错校验延迟值没有受到对不同输入值所执行的处理操作的影响。23.如权利要求22所述的集成电路，其特征在于，所述处理逻辑包括一个或多个延迟元件以确保超过所述最小处理时间。24.如以上权利要求中的任一项所述的集成电路，其特征在于，所述处理操作耗用的最大处理时间小于分开所述延迟捕捉时间与所述不延迟捕捉时间的时间以及不延迟捕捉时间之间的时间之和，使得所述处理逻辑到所述延迟捕捉时间已经完成所述处理操作。25.如以上权利要求中的任一项所述的集成电路，其特征在于，所述处理级是数据处理器的一部分。26.如以上权利要求中的任一项所述的...

【专利技术属性】
技术研发人员：TM奥斯丁，DT布劳夫，TN马奇，K弗劳特纳，
申请(专利权)人：ARM有限公司，密执安大学，
类型：发明
国别省市：GB[英国]