具有容错地址和命令总线的高可靠性存储器模块制造技术

一种高可靠性双列直插存储器模块，其具有容错地址和命令总线以便用在服务器中。所述存储器模块是长约１５１．３５毫米或５．９７英寸的插件，该插件具有多个触点（其中某些触点是冗余的）、多个ＤＲＡＭ、锁相环、２或３２Ｋ位串行ＥＥＰＲＯＭ以及２８位和１到２寄存器（具有错误校正代码（ＥＣＣ）、奇偶校验检查）、通过独立总线读取的多字节故障报告电路以及实时错误线，所述实时错误线被连接到所述服务器的存储器接口芯片和存储器控制器或处理器并用于判定和报告可校正错误和不可校正错误情况，以使所述存储器控制器通过地址／命令线将地址和命令信息发送给所述寄存器并将用于错误校正目的的校验位发送给所述ＥＣＣ／奇偶校验寄存器。通过使所述模块具备容错地址和命令总线，实现了与工业标准兼容的自动计算系统所需的容错和自我修复方面。所述存储器模块纠正所述命令或地址总线上的单位错误并允许连续的存储器运行而与这些错误的存在无关，并且可以判定任何双位错误情况。所述模块上的冗余触点防止了否则将为单点故障的故障。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及具有容错地址和命令总线以便用作旨在实现自动计算系统所需程度的容错和自我修复的主存储器的高可靠性存储器模块。
技术介绍
存储器模块是现有技术所公知的并已经和正在被用在诸如计算机和使用固态存储器的其他设备之类的实际应用中。一般地说，现有主存储器提供范围从1.6到2.6GB/s的带宽，尽管某些存储器提供有限的数据路径纠错，但是大多数存储器没有提供任何纠错装置。此外，用于服务器产品的存储器模块通常包括用于地址和命令输入的重新驱动逻辑，以及时钟再同步和重新驱动电路以确保在存储器组件上的每个器件处的准确时钟计时。尽管这些解决方案为系统提供了实现特定带宽目标的能力，但是由于添加的与每个存储器器件关联的电路，存储器子系统之内、数据路径自身之外的故障的总量和类型实际上是增加的。同时，随着服务器被更加广泛地用在商业中，很多服务器应用程序完全不能接受由故障存储器模块造成的周期性计划外系统运行中断。因此，对改进的总体系统可靠性的侧重和需要正在显著地增加，并且需要同时包括高度的容错和总体可靠性的综合系统解决方案。本专利技术提供了这样的综合系统解决方案，该解决方案包括服务器市场中长期以来所期望的高度的容错和总体差动系统可靠性。其他可能的解决方案(例如存储器镜像、符号限幅以及故障拒绝和冗余的扩展形式)提供了增强的存储器子系统可靠性，但是由于负面影响(例如增加的成本、功率以及降低的性能)，其被考虑仅用于价格并不非常重要的适当应用(因为实现这些子系统质量增强非常昂贵)。因此，适合于低端或中端服务器市场的解决方案还不存在。因此，业界一直在寻求一种简单的、相对廉价且可靠的提供了不同产品质量的解决方案，其通过使用减少功能的存储器组件提供了不会危及系统可靠性的足够程度的资产保护并且仍具有价格竞争力。
技术实现思路
本专利技术涉及高可靠性存储器控制器/接口模块，其具有高度符合工业标准的解决方案、能够满足预期性能和可靠性要求并与当前可用的存储器模块以及现有或增强的支持设备相连系。本专利技术实现了所有这些目标，形成低成本的增强可靠性的存储器解决方案。本专利技术的一个优选实施例是28位1:2寄存器，旨在与其上具有动态随机存取存储器芯片的双列直插存储器模块(DIMM)一起使用。所述寄存器添加有错误校正代码(ECC)逻辑以校正命令或地址总线上的单位错误，并允许连续的存储器操作，而与这些错误的存在无关。在本专利技术的另一个实施例中，这种DIMM包括错误锁存器和错误报告模式，由此系统可以询问设备以确定错误情况，从而允许准确的故障判定和预防性维护-由此减少计划外的系统运行中断。在进一步的实施例中，所有连接器/DIMM互连上都包括冗余触点，所述连接器/DIMM互连否则将被看作单点故障，由此间歇的或永久的触点故障将导致计划外的系统运行中断。优选地，所述DIMM具备诸如芯片选择关键输入的选通和无选通输入的可编程延迟之类的关键操作功能，从而降低了模块功率并提供了增加的操作灵活性。本专利技术的进一步目标是提供一种DIMM，所述DIMM可以按照最适合市场需要的方式被容易地用在现有控制器中。优选地，所述DIMM使用与那些目前正在使用的连接器相类似的连接器，以便现有技术的触点、模型、输送装置以及相关生产工具可以继续被使用，以便可以更廉价地生产具有附加密度的模块，同时提供增值可靠性和其他增值属性，例如，具有最小附加生产成本的更高的存储器封装密度。本专利技术的DIMM优选地包括一印刷电路板，所述印刷电路板具有正面和背面以及多个附加到所述正面和背面的动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)。在所述板的所述正面的第一边缘上提供了一百三十八(138)个触点以便将所述插件外部的电路连接到SDRAM和所述DIMM上的相关器件，并且在所述插件的背面的相同第一边缘上提供了另外一百三十八(138)个外部电路连接触点，因此所述板上具有总共二百七十六(276)个外部电路连接触点。在所述印刷电路插件的所述正面和背面上提供的触点装置以直接或间接的方式将所述外部电路电连接到所述SDRAM。根据本专利技术的进一步的方面，提供了一种服务器存储器结构，所述服务器存储器结构具有带有选择性冗余触点的双列直插存储器模块或DIMM、锁相环、2或32K位串行电可擦写可编程只读存储器(EEPROM)和28位1-2寄存器(具有错误校正代码(ECC)，奇偶校验检查)、多字节故障报告寄存器(通过独立总线进行读取)以及用于可校正错误和不可校正错误情况的实时错误线。更具体地，本专利技术的服务器包括新颖的DIMM，其具备新的和独特的ECC/奇偶校验寄存器，所述寄存器连接到存储器接口芯片18，芯片18依次又连接到存储器控制器或处理器19，以便存储器控制器通过地址/命令线将地址和命令信息以及用于错误校正目的的校验位发送给ECC/奇偶校验寄存器。优选地，提供了一种用于检测安装在服务器中的模块是否能够监视地址和控制总线完整性、校正地址和控制总线上的错误、报告错误以及记录和计数错误的技术。优选地，提供了奇偶校验错误报告，其中奇偶校验信号在其所应用的地址和命令之后一个周期被传递，并且错误线在地址和命令位被从DIMM上的寄存器驱动到DRAM之后两个时钟脉冲被驱动到低电平。在保持错误线为低电平仅两个时钟周期之后，驱动器可以被禁用并且输出被允许返回未驱动状态(高阻抗)，从而允许该线被多个模块所共享。本专利技术的更进一步的方面提供了一种装置和方法，所述装置和方法用于调整未包括在ECC电路中的存储器模块上的信号的传送延迟，以使所述信号可以在一个或两个时钟周期内被有选择地重新驱动。本专利技术的更进一步的方面允许存储器模块运行在奇偶校验模式，以使未使用的ECC校验位输入被保持在低电平，从而确保这些输入处于已知和静止状态。本专利技术的更进一步的方面通过从原有功能触点提供选定信号且冗余触点直接在所述DIMM的相对侧上来降低单点故障的发生概率，由此降低导致计划外系统运行中断的触点故障的概率。更进一步地，本专利技术优选地通过将/ECC模式控制引脚设置成高电平，从延迟路径移除第二级寄存器(后ECC)来与传统无ECC保护的模块相一致地运行本专利技术的模块。通过以下结合附图的详细描述，本专利技术的这些目标、特征和优点对本领域的技术人员将变得更加显而易见。这些附图是附图说明图1是典型的服务器存储器布置的方块图；图2是本专利技术的增强型服务器存储器布置的方块图；图3A和3B分别是本专利技术的二百七十六(276)引脚的双列直插存储器模块(DIMM)的正面和背面的平面图；图4A和4B是图3A中示出的ECC/奇偶校验寄存器的示意图；图5是图4B的单错误校正/双错误检测错误校正代码(SEC/DEDECC)电路的方块图；图6以H-矩阵的形式描述了选定用于图3的模块的优选ECC代码；图7A、7B和7C示出了用于图3A和3B的DIMM的指定触点或引脚连接；以及图8示出了本专利技术使用的时间图。具体实施例方式通过参考附图(尤其是以下附图)可以最佳地获得对本专利技术的特征和优点的全面理解，其中图1是典型的服务器存储器布置的方块图；图2是本专利技术的增强型服务器存储器布置的方块图；图3A和3B分别是本专利技术的276触点的双列直插存储器模块(DIMM)的正面和背面的平面图；图4A和4B是图3A和3B中所示的寄存器、奇偶校验本文档来自技高网...

【技术保护点】
一种具有容错地址和命令总线以便用作主存储器的高可靠性存储器布置，所述存储器布置包括：存储器控制器；以及双列直插存储器模块，所述双列直插存储器模块具有通过地址／命令线与所述存储器控制器相连的寄存器以及用于错误校正的校验位，以使 所述存储器控制器通过所述地址／命令线将地址和命令信息发送给所述寄存器并将用于错误校正目的的校验位发送给所述寄存器。

【技术特征摘要】
【国外来华专利技术】US 2003-4-14 10/413,6051.一种具有容错地址和命令总线以便用作主存储器的高可靠性存储器布置，所述存储器布置包括存储器控制器；以及双列直插存储器模块，所述双列直插存储器模块具有通过地址/命令线与所述存储器控制器相连的寄存器以及用于错误校正的校验位，以使所述存储器控制器通过所述地址/命令线将地址和命令信息发送给所述寄存器并将用于错误校正目的的校验位发送给所述寄存器。2.根据权利要求1的存储器，所述双列直插存储器模块(DIMM)包括矩形印刷电路板，所述印刷电路板具有第一面和第二面，长度在149与153毫米之间，并且第一和第二端具有小于所述长度的宽度；第一多个连接器位置，所述连接器位置在所述第一面上沿所述板的第一边缘延伸，所述板的第一边缘沿所述板的长度延伸；第二多个连接器位置，所述连接器位置在所述第二面上沿所述板的所述第一边缘延伸；定位键，所述定位键使其中心位于所述第一边缘上，距所述插件的所述第一端82到86毫米，距所述插件的所述第二端66到70毫米。3.根据权利要求2的存储器，其中在所述第一面上进一步提供有多个动态随机存取存储器(DRAM)；锁相环电路；以及28位1到2寄存器电路，所述寄存器电路具有在数据输入端之间的错误校正代码(ECC)以及实时错误线，所述实时错误线用于报告安装在所述板的所述第一面上的可校正错误和不可校正错误情况。4.根据权利要求3的存储器，所述28位1到2寄存器电路额外地具有奇偶校验检查。5.根据权利要求3的存储器，其中有22个数据输入端到所述寄存器ECC电路。6.根据权利要求2的存储器，其中所述多个DRAM的输出引脚被连接到所述板上的所述连接器位置中的选定位置。7.根据权利要求2的存储器，其中所述板的所述第一面的所述第一边缘具有一百三十八(138)个连接器位置，并且在所述板的所述第二面的所述第一边缘上具有同样多个连接器位置，在所述板上总共具有二百七十六(276)个触点。8.根据权利要求2的存储器，其中所述第一面上的选定触点被连接到所述第二面上的选定触点，以便为发送到和接收自所述DRAM、所述寄存器芯片、所述EEPROM和/或所述锁相环的选定信号提供冗余触点。9.根据权利要求2的存储器模块，其中选定触点CS1、CKE0、CKE1、RAS、CAS、WE、CK0以及CK0B被布置在距所述DIMM的所述第一边缘上的所述键的选定标称距离处，如下表所示10.一种服务器，所述服务器包括存储器接口芯片；存储器控制器；以及多个双列直插存储器模块(DIMM)，每个双列直插存储器模块上都具有锁相环电路芯片、错误校正代码/奇偶校验寄存器芯片和多个动态随机存取存储器(DRAM)芯片；以及所述存储器控制器和所述存储器接口芯片通过数据线、时钟线以及地址总线和命令总线被连接到所述多个双列直插存储器模块。11.根据权利要求10的服务器，其中所述寄存器芯片是28位12寄存器，该寄存器包含错误校正代码电路(ECC)以校正所述命令总线或地址总线上的单位错误，并允许连续的存储器运行而与这些错误的存在无关。12.根据权利要求10的服务器，其中所述寄存器芯片是奇偶校验寄存器。13.根据权利要求10的服务器，其中所述寄存器进一步包括用于对22个数据位线进行奇偶校验检查的装置、错误锁存器以及错误报告模式，由此系统可以询问设备以确定错误情况，从而允许准确的故障判定和预防性维护，由此减少计划外的系统运行中断。14.根据权利要求10的服务器，其中提供有在每个所述DIMM上的错误校正代码奇偶校验寄存器芯片；以及这样的装置，所述装置用于在所述DIMM上的DRAM与所述存储器接口之间传送数据，所述存储器接口带有存储器接口芯片，所述芯片通过地址命令线将地址和命令信息发送给所述寄存器并通过用于读取所述多字节故障报告寄存器总线的独立总线装置发送用于错误校正目的的校验位；以及实时错误线，用于报告可校正...

【专利技术属性】
技术研发人员：K高尔，B黑兹尔泽特，M凯洛格，D佩尔曼，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]