半导体存储器装置和控制器及其读写控制方法制造方法及图纸

将控制器１０２和４个闪速存储器Ｆ０～Ｆ３的各２个连接到２条存储器总线上，将各闪速存储器分割为大致相等的大小的区域，形成前后半区域。在４存储器结构时，以每个规定的大小区分由主机指定的连续逻辑地址，按下述顺序以重复巡回Ｆ０、Ｆ１、Ｆ２、Ｆ３的形式进行写入。在２存储器结构时，以重复巡回Ｆ００、Ｆ１０、Ｆ０１、Ｆ１１的形式进行写入。这样，与连接到控制器上的闪速存储器的数目无关地谋求控制器处理的共用化。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及使用了非易失性存储器(闪速存储器)作为半导体存储器的。
技术介绍
在半导体存储器装置中，SD存储卡(登录商标)或COMPACTFLASH(登录商标)等的存储卡具有小型的大小的特征。有效地利用这些特征，存储卡作为数码相机等的便携式装置的可装卸的存储器装置正在实现实用化。实现了实用化的存储卡在其内部内置了非易失性存储器(闪速存储器)和作为其控制电路的控制器LSI。近年来，对于存储卡来说，大容量化和高速写入的要求越来越高。因此，在下述方面作了改进，即，内置多个芯片的非易失性存储器并用多条存储器总线、例如2条存储器总线连接非易失性存储器与控制器LSI、并列地进行写入等。在特开平6-119128号公报中公开了这些技术的一例。但是，在现有的半导体存储器装置中，为了实现存储卡的容量的变动、例如256MB或512MB等，只变更内置的非易失性存储器的安装数目是不够的。换言之，必须根据非易失性存储器的安装数目来转换控制器LSI内部的地址管理处理。因此，存在内部处理变得繁琐、控制器LSI的成本因引进其编排而增加这样的缺点。本专利技术针对上述问题，实现即使变更内置的非易失性存储器的数目也能用同一处理来控制的控制器LSI(以后单单称为控制器)。换言之，本专利技术提高了控制器的通用性，结果实现半导体存储器装置的低价格。具体地说，以经2条总线分别控制各2个(合计4个)非易失性存储器为基本点。而且，简化控制器的地址管理处理，实现经2条总线能共同地分别控制各1个(合计2个)非易失性存储器的控制器。专利技术的公开本专利技术的半导体存储器装置和非易失性存储器的控制器的特征在于根据来自主机的读写指示经第1和第2存储器总线对多个非易失性存储器进行读写控制。将在上述第1存储器总线上连接非易失性存储器F0、在上述第2存储器总线上连接非易失性存储器F1的情况称为2存储器结构。而且，将在上述第1存储器总线上连接非易失性存储器F0、F2和在上述第2存储器总线上连接非易失性存储器F1、F3的情况称为4存储器结构。在将各自的非易失性存储器2分割为大致相等的大小的区域以形成前后半区域时，对于控制器来说，设置将由上述主机指定的连续逻辑地址变换为每个规定的大小的逻辑序贯数的变换单元，设置对于逻辑序贯数生成形成重复0至3的值的4的余数系列的逻辑序贯模数的模数生成部。如果由主机发出对连续逻辑地址的写入指示，则根据逻辑序贯模数，在4存储器结构的情况下，以重复巡回非易失性存储器F0、F1、F2、F3的形式进行数据写入，在2存储器结构的情况下，以重复巡回F0的前半区域、F1的前半区域、F0的后半区域、F1的后半区域的形式进行数据的写入。按照这样的结构，由于虽然控制器的基本架构(地址管理处理)以进行4存储器结构的控制为基本点，但在2存储器结构的情况下将各自的存储器分割为2个区域能假想地作为4存储器结构来控制，故对于2存储器结构的地址管理处理也能用1个架构来共用。换言之，由于在非易失性存储器(闪速存储器)是4个的情况和2个的情况下没有必要分别个别地设置地址管理处理，故可降低控制器和半导体存储器装置的成本。附图的简单的说明附图说明图1是示出了包含本专利技术的实施例的控制器的半导体存储器装置的整体结构的框图。图2是将半导体存储器装置中使用的闪速存储器作为4闪速存储器连接的情况下的F0的结构图。图3是将半导体存储器装置中使用的闪速存储器作为2闪速存储器连接的情况下的F0的结构图。图4是示出了半导体存储器装置中的块的结构的概念图。图5是示出了半导体存储器装置中的逻辑地址格式的结构例的概念图。图6是示出半导体存储器装置的写入序列的概念图。具体实施例方式以下，说明本专利技术的实施例中的半导体存储器装置和控制器。图1是示出本实施例的半导体存储器装置的结构的框图。半导体存储器装置具有控制器102和多个闪速存储器103～106。在此，有时也分别将闪速存储器103、104、105、106作为F0、F1、F2、F3来说明。控制器102对于根据来自主机101的数据写入命令或读出命令被传送了的连续的逻辑地址列，从逻辑地址变换为物理地址，同时对4个闪速存储器103、104、105、106或2个闪速存储器103、104进行数据的写入或读出。再有，用虚线示出了闪速存储器105、106，但这表示在非易失性存储器是2存储器结构的情况下将其除外。此外，分别利用芯片启动信号CE0、CE1、CE2、CE3独立地选择各闪速存储器103、104、105、106。此外，使用2条存储器总线连接了控制器102与闪速存储器103～106，在总线编号0的存储器总线上连接闪速存储器103、105，在总线编号1的存储器总线上连接闪速存储器104、106。再有，控制器102进行对于非易失性存储器的数据的写入工作或读出工作，但按功能来说，具有选择部102a、序贯数变换部(SN变换部)102b、模数生成部(MN生成部)102c和读写控制部(W/R控制部)102d。选择部102a判断闪速存储器是2存储器结构还是4存储器结构并选择某一方。具体地说，在电源接通之后的初始化处理中，选择部102a通过检验控制器102中的发送芯片启动信号CE0、CE1、CE2、CE3用的各端子是否连接到闪速存储器上、即是否开通来判断被安装了的闪速存储器的数目。SN变换部102b将由主机101指定的逻辑地址变换为每个规定的大小的逻辑序贯数。MN生成部102c对于逻辑序贯数生成形成重复0至3的值的4的余数系列的逻辑序贯模数。对于W/R控制部102d来说，如果由主机101发出对连续逻辑地址的写入指示，则根据逻辑序贯模数，在4存储器结构的情况下，有选择地以重复巡回非易失性存储器F0、F1、F2、F3的形式进行写入，在2存储器结构的情况下，有选择地以重复巡回F0的前半区域、F1的前半区域、F0的后半区域、F1的后半区域的形式进行写入。此外，W/R控制部102d根据存储器结构，读出有访问要求的数据。带有这样的功能的控制器102，具体地说，具有微型计算机及RAM等，由其周边器件、软件等构成。图2和图3表示1个闪速存储器的内部结构。图2中示出的201是4存储器结构的闪速存储器103的示意图。另一方面，图3中示出的202是2存储器结构的闪速存储器103的示意图。再有，将其它的闪速存储器，即在4存储器结构时将闪速存储器104、105、106也作成与闪速存储器103同样的结构。在2存储器结构时，也将闪速存储器104也作成与闪速存储器103同样的结构。关于4存储器结构时的闪速存储器，分割为2个区域、即单元编号0、1来控制。关于2存储器结构时的闪速存储器，分割为2个假想的闪速存储器、即存储器F00、F01来控制。再有，将各闪速存储器如图示那样分割为多个块(BL)单位来处理。图4是作为擦除单位的块的内部结构图，这相当于图2和图3中示出的各块(BL)。数据的写入单位是1页(2KB)。由4个扇区、即扇区0～3构成各页。各扇区具有512B的容量。然后，用128页(页0～127)构成1块。再有，为了说明的简单起见，省略了各扇区或各页的管理区域。图5是生成逻辑地址格式的说明图。如图5中所示，逻辑地址格式具有1比特的单元No、规定的比特数的逻辑块No、7比特的页No、1比特的对No、1比特的总线No本文档来自技高网...

【技术保护点】
一种半导体存储器装置，具有多个非易失性存储器和根据来自主机的读写指示经第１存储器总线和第２存储器总线对上述多个非易失性存储器进行读写控制的控制器，其特征在于：在将在上述第１存储器总线上连接非易失性存储器Ｆ０、在上述第２存储器总线上连 接非易失性存储器Ｆ１的情况称为２存储器结构、将在上述第１存储器总线上连接两个非易失性存储器Ｆ０、Ｆ２和在上述第２存储器总线上连接两个非易失性存储器Ｆ１、Ｆ３的情况称为４存储器结构的情况下，上述控制器具备：选择部，选择上述２存储器结构 和上述４存储器结构的某一方；序贯数变换部，将各自的非易失性存储器分割为２个区域以形成前半区域和后半区域，将由上述主机指定的连续逻辑地址变换为每个规定的大小的逻辑序贯数；模数生成部，对于上述逻辑序贯数生成４的余数系列的逻辑序贯 模数；以及写入控制部，如果由上述主机发出对连续逻辑地址的写入指示，则根据上述逻辑序贯模数，在上述４存储器结构的情况下，有选择地以重复巡回非易失性存储器Ｆ０、Ｆ１、Ｆ２、Ｆ３的形式进行写入，在上述２存储器结构的情况下，有选择地以重复巡 回Ｆ０的前半区域、Ｆ１的前半区域、Ｆ０的后半区域、Ｆ１的后半区域的形式进行写入。...

【技术特征摘要】
【国外来华专利技术】JP 2003-10-17 357694/20031.一种半导体存储器装置，具有多个非易失性存储器和根据来自主机的读写指示经第1存储器总线和第2存储器总线对上述多个非易失性存储器进行读写控制的控制器，其特征在于在将在上述第1存储器总线上连接非易失性存储器F0、在上述第2存储器总线上连接非易失性存储器F1的情况称为2存储器结构、将在上述第1存储器总线上连接两个非易失性存储器F0、F2和在上述第2存储器总线上连接两个非易失性存储器F1、F3的情况称为4存储器结构的情况下，上述控制器具备选择部，选择上述2存储器结构和上述4存储器结构的某一方；序贯数变换部，将各自的非易失性存储器分割为2个区域以形成前半区域和后半区域，将由上述主机指定的连续逻辑地址变换为每个规定的大小的逻辑序贯数；模数生成部，对于上述逻辑序贯数生成4的余数系列的逻辑序贯模数；以及写入控制部，如果由上述主机发出对连续逻辑地址的写入指示，则根据上述逻辑序贯模数，在上述4存储器结构的情况下，有选择地以重复巡回非易失性存储器F0、F1、F2、F3的形式进行写入，在上述2存储器结构的情况下，有选择地以重复巡回F0的前半区域、F1的前半区域、F0的后半区域、F1的后半区域的形式进行写入。2.如权利要求1中所述的半导体存储器装置，其特征在于上述非易失性存储器被分割为大于等于2个的逻辑地址范围，对上述每个逻辑地址范围设置了将逻辑地址变换为物理地址的逻辑物理变换表。3.一种控制器，根据来自主机的读写指示经第1存储器总线和第2存储器总线对多个非易失性存储器进行读写控制，其特征在于在将在上述第1存储器总线上连接非易失性存储器F0、在上述第2存储器总线上连接非易失性存储器F1的情况称为2存储器结构、将在上述第1存储器总线上连接两个非易失性存储器F0、F2和在...

【专利技术属性】
技术研发人员：中西雅浩，泉智绍，笠原哲志，田村和明，松野公则，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]